[PDF] Top 20 J158 e JETTA 2011 4 最近の更新履歴 Hideo Fujiwara J158 e JETTA 2011 4
Has 10000 "J158 e JETTA 2011 4 最近の更新履歴 Hideo Fujiwara J158 e JETTA 2011 4" found on our website. Below are the top 20 most common "J158 e JETTA 2011 4 最近の更新履歴 Hideo Fujiwara J158 e JETTA 2011 4".
J158 e JETTA 2011 4 最近の更新履歴 Hideo Fujiwara J158 e JETTA 2011 4
... [ 4 , 13 ] and our pro- posed method do not need any authentication, and they provide special test modes to prevent secret informa- tion from leakage ...[ 4 ], JTAG test controller is augmented so that it ... 完全なドキュメントを参照
10
J94 j IPSJ 2002 5 最近の更新履歴 Hideo Fujiwara J94 j IPSJ 2002 5
... 3) Ohtake, S., Wada, H., Masuzawa, T. and Fu- jiwara, H.: A non-scan DFT method at regis- ter transfer level to achieve complete fault effi- ciency, Proc. ASP-DAC, pp.599–604 (2000). 4) 永 井慎太 郎 ，和 田弘 樹 ，大竹 哲史 ，藤 ... 完全なドキュメントを参照
12
J168 e 2016 4 IEICE 最近の更新履歴 Hideo Fujiwara J168 e 2016 4 IEICE
... at time t + k behaves in accordance with the following equa- tion. z (t + k) = x(t) ⊕ f (x(t + 1), x(t + 2), . . . , x(t + k)). Here, we introduce another class of generalized shift reg- isters called generalized ... 完全なドキュメントを参照
4
J151 e JETTA 2010 4 最近の更新履歴 Hideo Fujiwara J151 e JETTA 2010 4
... To increase the testability of the complete design and to ease RT-level test generation, various DFT methods at RT-level have also been proposed. The most com- mon methods are based on full-scan or partial scan. However, ... 完全なドキュメントを参照
14
J126 e IEICE 2006 4 最近の更新履歴 Hideo Fujiwara J126 e IEICE 2006 4
... Fig. 7 Heuristic of graph division. nection. Our proposed algorithm repeats the division process from a 0-partition, that is, only one block that includes all the memories, to obtain the target partition. As the algo- ... 完全なドキュメントを参照
8
J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7
... type3 の制御経路，観測経路を用いることによ り， M に 属するすべての組合せ 回路要素を 同時にテ ストできる．このテ ストの間，制御経路及び 観測経路 に 現れ る制御信号（ テストプ ラン ）を固定し ておくこ とができる．つまり，一つのテ スト セッション M に 対し て ，一つの 制御パターン を 与えれば ，連続クロッ クでテ スト ... 完全なドキュメントを参照
11
InvitedTalk@FTC2011 最近の更新履歴 Hideo Fujiwara
... Graduate School of Information Science, Nara Institute of Science and Technology 8916-5 Takayama, Ikoma, Nara, 630-0192 Japan E-mail: fujiwara@is.naist.jp Abstract Half a century has passed since R. D. Eldred ... 完全なドキュメントを参照
39
InvitedTalk@FTC2011ja 最近の更新履歴 Hideo Fujiwara InvitedTalk@FTC2011
... Graduate School of Information Science, Nara Institute of Science and Technology 8916-5 Takayama, Ikoma, Nara, 630-0192 Japan E-mail: fujiwara@is.naist.jp Abstract Half a century has passed since R. D. Eldred ... 完全なドキュメントを参照
42
J157 e IEICE 2011 1 最近の更新履歴 Hideo Fujiwara J157 e IEICE 2011 1
... F-scan-in Phase. To do F-scan-in, all read nodes used for data transfer in the F-scan-paths must contain their re- spective test patterns in order to justify these patterns to the write nodes. The necessary read nodes ... 完全なドキュメントを参照
10
J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4
... それほど 考慮が 必要とされず，上記の並列計算モデ ル においても，通信コ ストの表現には 重点が おかれてい † 奈良先端科学技術大学院大学情報科学研究科 ，生駒市 Graduate School of Information Science Nara Institute of Science and Technology, 8916–5 Takayama, Ikoma-shi, 630– 0101 ... 完全なドキュメントを参照
10
J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9
... るための十分条件を示し たが ，この十分条件での故障 検出率を実験的に 評価する．実験には ，ワークステー ションとし て Sun Blade 1000 を用い，テ スト 生成に は TestGen （ Synopsys ）を 用いた ．対象と す る 回 路 は ， DP4 及び ISB-RISC である． DP4 は四つのベン チマーク回路 Tseng ， ... 完全なドキュメントを参照
9
J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5
... 昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r] ... 完全なドキュメントを参照
8
J130 j IEICE 2006 8 最近の更新履歴 Hideo Fujiwara J130 j IEICE 2006 8
... 完全スキャン設計法での問題点を解消する手法とし て強可検査性に基づくテスト容易化設計法 [4] や固定 制御可検査性に基づくテスト容易化設計法 [5] がある． これらの手法では，データパスの強可検査性を利用し ている．強可検査性とは，すべての回路要素に対して， 任意の値の印加・観測を可能とするテストプラン（制 ... 完全なドキュメントを参照
11
J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2
... SoC の連続可検査性とは ，各コア（ 各信号線 ）に 対し て ，他のコアの形状を選択することにより，連続透明 経路及び 信号線を用いて 連続テストアクセ スできる性 質をい う．図 2 では ，時刻 t からの連続し た時刻にコ ア 3 の 各入力端子へテ スト 系列を 印加し ，時刻 t + 1 から 連続し た時刻に 出力され る応答系列を観測するコ ア 3 ... 完全なドキュメントを参照
11
J121 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J121 j IEICE 2005 6
... ［定義 4 ］ （ ノ ン ロ バ スト テ ス ト 可 能な パ ス 遅 延 故障 ） 組 合 せ 回 路 の パ ス 遅 延 故 障 P ↑ (P ↓) に 対 し て ， 2 パ タ ー ン テ ス ト v 1 , v 2 が 存 在 し ，す べ て の パ ス 外 ... 完全なドキュメントを参照
8
C158 2006 11 WRTLT 最近の更新履歴 Hideo Fujiwara
... The rapid advancement in the design and production of VLSI chips has made it possible to put entire systems onto a single chip which is commonly known as System-on-Chip (SoC). The increased complexity of SoC circuitry ... 完全なドキュメントを参照
6
J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5
... M j を通る場合を考 える．観測経路が M j の非伝搬入力 x 上を通る場合， M j の伝搬入力 x と出力ポート z 間にスルー機能が ない場合には，任意の値を伝搬できない．ここで， M j の y に定数を与えて x–z 間のスルー機能を実現でき る場合について考える．外部入力から M j ... 完全なドキュメントを参照
12
J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6
... M の 制 御経路， P 3 を M の 観 測経路と 呼ぶ ． 単一制御可検査デ ータパスにおいて TPG と RA を それぞれ PI と PO に 置くことに より，組合せ 回路要 素 M に 対し て ，制御経路を 用いて PI から 連続し た テ スト 系列を印加し ，観測経路を用いて M の応答を 連続し て PO で 観測できる．ほとんど の組合せ回路要 素（ ... 完全なドキュメントを参照
11
J120 j IEICE 2005 6 最近の更新履歴 Hideo Fujiwara J120 j IEICE 2005 6
... ログラムテンプレートとは，オペランドの値が未決定 のテストプログラムであり，テスト対象モジュールに 対し，テストパターンの正当化及びテスト応答の観測 を行う命令列からなる．この手法では，テンプレート に 対 し ，い く つ か の ラ ン ダ ム パ タ ー ン を オ ペ ラ ン ド に与えたシミュレーション結果から回帰解析により制 ... 完全なドキュメントを参照
9
mycv e 最近の更新履歴 Hideshi Itoh
... 2011: National Tsing Hua University, Conference on Law and Economics of Contracts (Norwegian School of Economics and Business Administration. 2010: Keio University, Kobe University, 14th Annual Conference of The ... 完全なドキュメントを参照
5
関連した話題