[PDF] Top 20 J112 e IEICE 2004 3 最近の更新履歴 Hideo Fujiwara J112 e IEICE 2004 3

... All test vectors are applied but they can be partitioned into several sub test sets. In scan testing each test vector is shifted in (scanned in), and after a capture cycle, the test response is shifted out (scanned out), ... 完全なドキュメントを参照

... M の 出力端子から RA まで の観測経路を単一の制御信号からなるテストプ ランで 実現する経路とし て， type1 に加え ， type2 ， type3 の 経路も新たに 考え る（ 図 2 ） ．三つの タ イプ の 経路に よって ，各組合せ 回路要素の異な る入力端子に TPG で 発生し た異なるテ スト ... 完全なドキュメントを参照

... の諸氏に 感謝し ます．本研究は 一部，奈良先端科学技 術大学院大学支援財団教育研究活動支援による． 文 献 [1] A. Balakrishman and S.T. Chakradhar, “Sequential circuits with combinational test generation complex- ity,” IEEE International Conference on VLSI Design, ... 完全なドキュメントを参照

... A BIST Based on Concurrent Single-Control Testability of RTL Data Paths Ken-ichi YAMAGUCHI † , Hiroki WADA †† , Toshimitsu MASUZAWA ††† , and Hideo FUJIWARA † あらまし レジ スタ転送レ ベルデ ータパスの組込み自己テ スト 法とし て ，単一制御可検査性に 基づ ... 完全なドキュメントを参照

... SoC の外部から内部の各コアへのテストアクセスが可能で ある必要が ある．更に ，このテストアクセス方式によりコア間の信号線も可検査である必要が ある． SoC では縮 退故障など のような論理故障のみならず，遅延故障など のようなタ イミング 故障のテ スト も重要となる．そのた めには ，コアに 実動作速度（ ... 完全なドキュメントを参照

... Michiko INOUE † , Kazuko KAMBE † , Virendra SINGH † , and Hideo FUJIWARA † あらまし プロセッサの命令レベル自己テストは遅延やハードウェアオーバヘッドを伴わずに実動作テストを 実現する手法として注目を集めている．本論文では，縮退故障，パス遅延故障に対し，自己テストのためのテス ... 完全なドキュメントを参照

... VLSI の大規模化，複雑化に伴い， VLSI のテスト はますます困難な問題となっており，テストの費用の 削減及びテストの質の向上が求められている．テスト 費用を示す評価尺度として，テスト生成時間やテスト 実行時間がある．また，テストの質を示す評価尺度と して，故障検出効率がある．故障検出効率は，回路の ... 完全なドキュメントを参照

... Table 4. Test generation results. Circuit TGT [s] FC [%] TAT [CC] name ES NS ES NS ES NS bbsse 0.2 6.5 (96.29) 100.00 96.29 (558) 578 269 keyb 0.5 33.1 (99.00) 100.00 99.00 (1,330) 1,330 641 kirkman 0.4 16.6 (99.26) ... 完全なドキュメントを参照

... Das (Jadavpur University, India), Hideo Fujiwara (Nara Institute of Science and Technology, Japan), Yungang Li (Beijing Huahong IC Design, China), Yinghua Min (Institute of Computing Tec[r] ... 完全なドキュメントを参照

... Kouhei OHTANI † , Satoshi OHTAKE †† , and Hideo FUJIWARA †† あらまし 本論文では，組合せ回路のノンロバストテスト可能なパス遅延故障に対するテスト生成を，縮退故 障用のテスト生成アルゴリズムを用いて行う方法を提案する．具体的には与えられた組合せ回路をパスリーフ化 ... 完全なドキュメントを参照

... ，もと の演算間の経路は共有し た演算器を通るループ となる． よって ，その演算間の経路上にあるいずれかの変数は ループ を切断するための スキャンレジ スタに 割り当て なければ なら ない ．両立可能な 演算間の 経 路の 長さ ， すなわちその経路上にある変数の数が 大きければ ，そ の うちいずれか ... 完全なドキュメントを参照

... change j = false が 成立し ，根 r が RESET を行い reset r = true と する． reset r = true が 成立し てから ，根 r を 除くす べてのプ ロセ スが RESET を行うまでに h ラウンド 要する ．このとき {in i | i ∈ V } = {w i | i ∈ V } が 成 立．ここから更に ，上と同様にヒープ 順序が 構成され ， ... 完全なドキュメントを参照

... 井上 智生 （ 正員 ） 昭 63 明大・工・電子通信卒．平 2 同大 大学院博士前期課程了．同年松下電器産業 （ 株 ）入 社．明治大大学院博士後期課程を 経て，平 5 奈良先端大情報科学研究科助手． 平 11 より広島市立大学情報科学部助教授． 松下電気電器産業（ 株 ）に おいて マイクロ プ ロセッサの研究開発に 従事．明治大，奈良先端大，広島市大 に おいて ，テスト 生成，並列処理，テスト 容易化設計に 関する ... 完全なドキュメントを参照

... − 3n − 1 のプロトコルが提案されていた（ n:プロセッサ数） ．本論文では ，同期時 間 12n の無待機時計合せプ ロトコルを提案する．また，無待機時計合せプロトコルの同期時間の下界が n − 1 であることを証明し ，本論文で提案するプ ロト コルが 同期時間に 関し てオーダ 的に ... 完全なドキュメントを参照

... 法で の クラスタ再構成法を 改 良し た 改良 LCC 法を 提案する．提案手法では ，クラ スタヘッド 変更数だけでなくクラスタヘッド 数を抑え ることも考慮し ている．シ ミュレ ーシ ョンによる比較 では ，提案手法が LCC 法よりクラスタヘッド 数を 小 さく抑え ることを示す．また ，トポロジ ー変化とクラ スタ再構成を 繰り返し た場合，結果的に 改良 LCC 法 の方が クラスタヘッド ... 完全なドキュメントを参照

... 昭 44 阪大・工・電子卒．昭 46 同大大 学院博士後期課程了．阪大工学部助手，明 治大理工学部教授を経て，現在，奈良先端 科学技 術大学院大学情報科 学研究科教授． 昭 56 ウォータールー大客員助教授．昭 59 マッギル大客員準教授．論理設計，高信頼 設 計 ，設 計 自 動化 ，テ ス ト容 易 化 設計 ，テ ス ト生 成 ，並 列処 理，計算複雑度に関する研[r] ... 完全なドキュメントを参照

... M j を通る場合を考 える．観測経路が M j の非伝搬入力 x 上を通る場合， M j の伝搬入力 x と出力ポート z 間にスルー機能が ない場合には，任意の値を伝搬できない．ここで， M j の y に定数を与えて x–z 間のスルー機能を実現でき る場合について考える．外部入力から M j ... 完全なドキュメントを参照

... 4. 2. 1 制御経路の決定と DFT 要素付加 各組合せ回路要素に対し，最小の付加ハードウェア で実現できる制御経路（ 2 入力組合せ回路要素の場合 は，互いに共通部分をもたない二つの制御経路）を決 定し， DFT 要素（マルチプレクサ，スルー機能）を付 加する．制御経路を求める組合せ回路要素は，一つず つ処理していくが，先の処理で付加した DFT 要素は ... 完全なドキュメントを参照

... To guarantee that the proposed method can achieve 100% template level fault e ffi ciency, we show a su ffi cient condition for a processor such that error masking does not occur during t[r] ... 完全なドキュメントを参照

... 2. Previous Work A number of software based self-test approaches [3]–[8], targeting stuck-at faults, have been proposed. The ap- proaches proposed in [3] and [4] are based on instruction randomization and ... 完全なドキュメントを参照