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[PDF] Top 20 J143 e IEICE 2008 3 最近の更新履歴 Hideo Fujiwara J143 e IEICE 2008 3

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J143 e IEICE 2008 3 最近の更新履歴  Hideo Fujiwara J143 e IEICE 2008 3

J143 e IEICE 2008 3 最近の更新履歴 Hideo Fujiwara J143 e IEICE 2008 3

... a 3-D bin packing algorithm which grouped virtual cores into shelves wherein all cores belonging to the same shelf become active at the same time and each shelf becoming active sequen- ... 完全なドキュメントを参照

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J90 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J90 j IEICE 2001 5

J90 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J90 j IEICE 2001 5

... x 3 まで制御経路順序深度は 1 であるので, y 3 ま で制御経路順序深度が 0 となるように y 3 まで 制御経路 を変更すること で,タイミング調 整を行う. mux1 伝搬入力 y 5 取り得る順序深度は, y 0 まで 制御経路上に TM1 ... 完全なドキュメントを参照

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J93 j IEICE 2002 2 最近の更新履歴  Hideo Fujiwara J93 j IEICE 2002 2

J93 j IEICE 2002 2 最近の更新履歴 Hideo Fujiwara J93 j IEICE 2002 2

... SoC 実動作速度で連 続し たテ スト 系列 印加に 利用可能であ る. c G J は 無閉路であるので ,条件 1 より, c 各入力端子に 対し て, SoC 外部入力から 一つ以上単純経路が 存 在する.更に 条件 3 より,各コアは 一つ 形状が 選択 され , G J ... 完全なドキュメントを参照

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J91 j IEICE 2001 5 最近の更新履歴  Hideo Fujiwara J91 j IEICE 2001 5

J91 j IEICE 2001 5 最近の更新履歴 Hideo Fujiwara J91 j IEICE 2001 5

... 昭 44 阪大・工・電子卒.昭 46 同大大 学院博士後期課程了.阪大工学部助手,明 治大理工学部教授を経て,現在,奈良先端 科学技 術大学院大学情報科 学研究科教授. 昭 56 ウォータールー大客員助教授.昭 59 マッギル大客員準教授.論理設計,高信頼 設 計 ,設 計 自 動化 ,テ ス ト容 易 化 設計 ,テ ス ト生 成 ,並 列処 理,計算複雑度に関する研[r] ... 完全なドキュメントを参照

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J89 j IEICE 2001 2 最近の更新履歴  Hideo Fujiwara J89 j IEICE 2001 2

J89 j IEICE 2001 2 最近の更新履歴 Hideo Fujiwara J89 j IEICE 2001 2

... ,計算能力,通信能力など 点でパフォーマン スが 低いため ,移動端末にかか る負荷が 小さい手法が 望まれ る.分散シ ステム問題とし て , 端末移動や ,トポロジー変化に 伴うオーバヘッド を考慮し なければ ならない.更に ,無線チャネル 帯域幅 空間再利用観点など から ,クラスタ構成をすることによって ... 完全なドキュメントを参照

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J88 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J88 j IEICE 2001 1

J88 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J88 j IEICE 2001 1

... 4. 2. 1 制御経路決定と DFT 要素付加 各組合せ回路要素に対し,最小付加ハードウェア で実現できる制御経路( 2 入力組合せ回路要素場合 は,互いに共通部分をもたない二つ制御経路)を決 定し, DFT 要素(マルチプレクサ,スルー機能)を付 加する.制御経路を求める組合せ回路要素は,一つず つ処理していくが,先処理で付加した DFT 要素は ... 完全なドキュメントを参照

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J72 j IEICE 1999 2 最近の更新履歴  Hideo Fujiwara J72 j IEICE 1999 2

J72 j IEICE 1999 2 最近の更新履歴 Hideo Fujiwara J72 j IEICE 1999 2

... MSS 地理的,あ るいは ,論理的な 無線通信可能 領域を その MSS セル と 呼ぶ .あ る MSS セル 内 に 存在する MH が 別 MSS セルに 移動すると ,移 動元 MSS と MH と無線通信チャネルが 切断 され ,移動先 MSS と MH と間に ... 完全なドキュメントを参照

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J96 j IEICE 2002 6 最近の更新履歴  Hideo Fujiwara J96 j IEICE 2002 6

J96 j IEICE 2002 6 最近の更新履歴 Hideo Fujiwara J96 j IEICE 2002 6

... BIST は , test per scan 方式と test per clock 方式 に分類できる. test per scan 方式では ,回路中( 一 部 )レジ スタを スキャンレジ スタに 変更し ,スキャ ン 操作に より, TPG で 生成し たテ スト 系列を スキャ ンレジ スタにシフト インし ,スキャンレジ スタに 格納 された応答を RA にシフトアウト する. test per ... 完全なドキュメントを参照

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J104 j IEICE 2003 7 最近の更新履歴  Hideo Fujiwara J104 j IEICE 2003 7

J104 j IEICE 2003 7 最近の更新履歴 Hideo Fujiwara J104 j IEICE 2003 7

... .コント ローラ は 有限状態機械,デ ータパスは回路要素と回路要素を 接続する信号線で 記述され る.回路要素は , PI , PO , ラッチ,レジ スタ,マルチプレ クサ,演算モジ ュール , 観測モジ ュールに 分類され る.この うち,マルチプレ クサ,演算モジ ュール ,観測モジ ュールを組合せ回路 要素と呼ぶ.各回路要素は 端子をもち,それぞれデ ー タ端子,制御端子,観測端子に 分類され る.デ ータ端 子には ... 完全なドキュメントを参照

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J87 j IEICE 2001 1 最近の更新履歴  Hideo Fujiwara J87 j IEICE 2001 1

J87 j IEICE 2001 1 最近の更新履歴 Hideo Fujiwara J87 j IEICE 2001 1

... 値がど プ ロセ ス 入 力 変数 val 値と も 一致し な いことや ,あるプ ロセ ス入力変数値がど プ ロセ ス作業変数値とも一致し ない可能性がある.そこ で 本プ ロト コルでは ,作業用変数値を並べ換え るこ とにより,ヒープ 順序を実現し た後,ネット ワーク全 体に ... 完全なドキュメントを参照

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J76 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J76 j IEICE 1999 7

J76 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J76 j IEICE 1999 7

... Genesis テ ストプ ランと同様にデ ータパス外部入力から回路要 素へ任意伝達と ,回路要素が 出力し 得る任意 デ ータパス外部出力へ伝達を保証する.提 案する DFT 手法を 適用し た RTL デ ータパ ス上各 回路要素に 対し てテ スト ... 完全なドキュメントを参照

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J78 j IEICE 2000 1 最近の更新履歴  Hideo Fujiwara J78 j IEICE 2000 1

J78 j IEICE 2000 1 最近の更新履歴 Hideo Fujiwara J78 j IEICE 2000 1

... にもかかわらず,両者局所時計が 一致し ないならば , P i は partial reset を行い時計調整をやり直す. プ ロセッサ P i は , P i より早く時計調整を始めたす べてプ ロセッサ,すな わ ち配 列 list に おいて P i よ り前にあるすべてプ ロセッサ局所時計に 対し ,合 わせる,一致確認をする,または 無視し たとき,手続 き ... 完全なドキュメントを参照

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J77 j IEICE 1999 7 最近の更新履歴  Hideo Fujiwara J77 j IEICE 1999 7

J77 j IEICE 1999 7 最近の更新履歴 Hideo Fujiwara J77 j IEICE 1999 7

... Toshinori HOSOKAWA † , Tomoo INOUE †† , Toshihiro HIRAOKA †∗ , and Hideo FUJIWARA †† あらまし 無閉路順序回路に 対するテスト 系列は ,時間展開モデルを用いて 生成することができる.本論文で は ,時間展開モデルを用いて 生成され るテ スト 系列は( 1)テスト系列長が一定である, ( 2)各外部入力に対する 未定義値 (X) ... 完全なドキュメントを参照

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J73 j IEICE 1999 4 最近の更新履歴  Hideo Fujiwara J73 j IEICE 1999 4

J73 j IEICE 1999 4 最近の更新履歴 Hideo Fujiwara J73 j IEICE 1999 4

... それほど 考慮が 必要とされず,上記並列計算モデ ル においても,通信コ スト表現には 重点が おかれてい † 奈良先端科学技術大学院大学情報科学研究科 ,生駒市 Graduate School of Information Science Nara Institute of Science and Technology, 8916–5 Takayama, Ikoma-shi, 630– 0101 ... 完全なドキュメントを参照

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J82 j IEICE 2000 9 最近の更新履歴  Hideo Fujiwara J82 j IEICE 2000 9

J82 j IEICE 2000 9 最近の更新履歴 Hideo Fujiwara J82 j IEICE 2000 9

... もつ )ような順序回路クラスを提案する.更に ,一般順序回路から 最大展開モデルが 存在する無閉路順序回 路に 変更する部分スキャン 設計法について ,スキャン ハード ウェアオーバヘッド を最小にするスキャンレジ スタ 選択問題を 定式化し ,その問題を解くヒューリステ ィ ックアルゴ リズムを提案する.これ により,部分スキャン 設計に おけ るスキャン ハード ウェアオーバヘッド は ,ホールド ... 完全なドキュメントを参照

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J106 j IEICE 2003 9 最近の更新履歴  Hideo Fujiwara J106 j IEICE 2003 9

J106 j IEICE 2003 9 最近の更新履歴 Hideo Fujiwara J106 j IEICE 2003 9

... z に 対する出力錘に おいて , T C に よって 各ス イッチで 選択され る経路だけを考えた部分回路に 対す るト ポ ロジ ーグ ラフ を G ′ と する .ただし ,故障 f C が スイッチ m 故障場合は , m すべて入力を 考慮する.このとき, m 複数入力に対し て,それ らに 到達可能な G ′ ... 完全なドキュメントを参照

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J79 j IEICE 2000 2 最近の更新履歴  Hideo Fujiwara J79 j IEICE 2000 2

J79 j IEICE 2000 2 最近の更新履歴 Hideo Fujiwara J79 j IEICE 2000 2

... ,もと 演算間経路は共有し た演算器を通るループ となる. よって ,その演算間経路上にあるいずれか変数は ループ を切断するため スキャンレジ スタに 割り当て なければ なら ない .両立可能な 演算間 経 路 長さ , すなわちその経路上にある変数数が 大きければ ,そ うちいずれか ... 完全なドキュメントを参照

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J118 e IEICE 2005 3 最近の更新履歴  Hideo Fujiwara J118 e IEICE 2005 3

J118 e IEICE 2005 3 最近の更新履歴 Hideo Fujiwara J118 e IEICE 2005 3

... 2. Previous Work A number of software based self-test approaches [3]–[8], targeting stuck-at faults, have been proposed. The ap- proaches proposed in [3] and [4] are based on instruction randomization and ... 完全なドキュメントを参照

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J125 e IEICE 2006 3 最近の更新履歴  Hideo Fujiwara J125 e IEICE 2006 3

J125 e IEICE 2006 3 最近の更新履歴 Hideo Fujiwara J125 e IEICE 2006 3

... Fig. 2 CUT and observe intervals. Fig. 3 Scan out and observed results. Fig. 4 Successful observation. The PG, e.g. an LFSR, returns to initial state after gen- erating the last pattern. The initialization ... 完全なドキュメントを参照

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C143 2006 3 DATE 最近の更新履歴  Hideo Fujiwara

C143 2006 3 DATE 最近の更新履歴 Hideo Fujiwara

... ing , i.e., the IC is demonstrated to fail, but under conditions which cannot occur in its normal operation mode. One rea- son for overtesting is the presence of latent defects, which are too small to cause a ... 完全なドキュメントを参照

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