CABACアーキテクチャ
アーキテクチャ
... まとめ • ソフトウェアアーキテクチャ＝ソフトウェアの論理的な構成 • システムアーキテクチャ＝コンポーネントがどのように異な るマシンに配置されるか • アーキテクチャのスタイル ...
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RIETI - アーキテクチャの比較優位に関する一考察
... ターフェースで自在につなぎ、累積的にシステムを発展させる「オープン・モジュラー・ アーキテクチャ」という設計思想を特徴としていた。そして、こうした設計思想の製品に おける競争のダイナミックスは、製品単体の「まとまりの良さ」で勝負する「インテグラ ル（擦り合わせ）型」の製品とは大いに異なることが分かってきた。こうした経済状況の 中で、「製品設計思想（アーキテクチャ）が産業競争や経営戦略に与える影響」に対する関 ...
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RIETI - コーディネーション・システムとしての製品アーキテクチャ
... これに対してモジュール型アーキテクチャは、ユーザーと部品モジュールの間に翻訳機 能と部品間コ−ディネーションを担当する仕組みを挿入することで、ユーザーが担当して いた、部品間・機能間のコーディネーションという負担を大きく軽減した。このアーキテ クチャでは、製品が果たす機能と各機能が果たすべき製品動作が明確に定義され、実行す べき動作情報を各部品に伝達し、それを実行するために各部品が他部品にどんな動作を要 ...
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Oracle Identity Managementの概要およびアーキテクチャ
... 同様に、データベース・セキュリティ機能（Enterprise User および Oracle Label Security）では、Oracle Internet Directory で定義されるユーザーとロールの手段が提 供されます。これらの 2 つのプラットフォームによって、プラットフォームそれ ぞれのネイティブ・セキュリティ機能を使ったアプリケーションを容易に開発[r] ...
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IA-32 インテル® アーキテクチャ・ソフトウェア・デベロッパーズ・マニュアル
... ･ スペキュレーティブ・エグゼキューションは、プロセッサが、まだ解決されてい ない条件付き分岐の先にある命令を実行し、最終的に元の命令ストリームの順序 でその結果を出力する機能である。推論による実行を可能にするために、P6 ファ ミリ・プロセッサのマイクロアーキテクチャでは、命令のディスパッチや実行を 結果のコミットメントから切り離している。プロセッサのアウトオブオーダー実 行コア（ out-of-order ...
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IA-32 インテル® アーキテクチャ・ソフトウェア・デベロッパーズ・マニュアル
... メモリ順序違反を検出したとき、パフォーマンスの面で厳しい制限を受ける。 PAUSE 命令は、コード・シーケンスが spin-wait ループになっているプロセッサにヒントを 提供する。プロセッサはこのヒントを使用して、大抵の状況におけるメモリ順序違反 を回避する。これにより、プロセッサのパフォーマンスは大幅に向上する。こうした 理由により、 PAUSE 命令をすべての spin-wait ループに配置することが推奨される。 PAUSE ...
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JAIST Repository: 技術アーキテクチャ分析に基づく事業モデルの設計手法 : アーキテクチャの革新、新たなバリュー・チェーンと競争優位
... 研究者 ,技術者は,こうしたシミュレーションや 戦略立案よりも ,実際の要素技術の研究開発に取 り組むことを好み ,本社の戦略企画部門では自ら 戦略立案するよりも研究開発部門からの予算要 求やその背後のシナリオを評価するとの楽な道 を選ぶ傾向があって ,十分なシミュレーションが 行われてこなかったのではないだろうか？研究 開発を効率的に進めるためには ,事前に戦略を明 確にしておく必要がある .それを可能にするのは, ...
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SoC FPGA 選定におけるアーキテクチャの重要性
... f 詳細については、ホワイトペーパー「 Error Correction Code in SoC FPGA-Based Memory Systems 」( 英語版・PDF) を参照してください。 SoC FPGA の観点から見て、これにはメモリ・コントローラの一部としてだけでなく、 プロセッサのオンチップ・メモリ、キャッシュ、およびペリフェラル・バッファ内に 統合された ECC ( 誤り訂正符号 ) 保護が含まれます。ECC ...
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中国生産システム発展におけるアーキテクチャ選択戦略─アーキテクチャの現状と個別企業技術の成長を中心に─
... Second:ProductionandexaminationintotheChinesefewexamplesof thechangeofarchitectureinsomeindustrysegmentsPC,household appliancesandmotorcycle.[r] ...
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JAIST Repository: ビジネス・インテリジェンス製品のアーキテクチャ分析
... JAIST Repository https://dspace.jaist.ac.jp/ Title ビジネス・インテリジェンス製品のアーキテクチャ分 析 Author(s) 田中, 公人; 田路, 則子 Citation 年次学術大会講演要旨集, 27: 1059-1063 Issue Date 2012-10-27.. Type Conference Paper T[r] ...
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ホワイトペーパー NVIDIA の次世代型 CUDA TM コンピュート アーキテクチャ Kepler TM GK110 史上最速 最高効率の HPC アーキテクチャ V1.0
... には、Fermi アーキテクチャの倍にあたる 1536KB の専用 L2 キャッ シュが用意されています。L2 キャッシュは SMX ユニット間でデータを統合する要のポイン トです。全てのロード命令、ストア命令、テクスチャリクエスト命令をサポートし、GPU 内でのデータ共有を高速かつ効率的に実現します。Kepler の L2 キャッシュは Fermi に対し てクロックあたりのバンド幅が最大で 2 ...
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JAIST Repository: モデル検査によるアーキテクチャ設計検証
... モデル検査技術 有限状態モデル上で論理的な性質が成立 するかどうかを自動的に検査 ソフトウェア検証への期待 網羅的な検査によりテスト以上に確実な検 証が行える 並行動作、イベントの順序・タイミング・競合 状況などの網羅的な検査が可能 アーキテクチャ設計検証へ適用できるか？... モデル検査による設計検証 ツール ＵＭＬ設計のSPINでの検証を支援.[r] ...
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UltraScale アーキテクチャ メモリ リソース ユーザー ガイド (UG573)
... 86 UltraRAM のエ ラ ー訂正符号.. 92 UltraRAM の属性.[r] ...
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WindowsでのOracle Database 11gアーキテクチャ
... Windows 上で多数のデータベース接続ユーザーをサポートするために、多くの活 動が実施されてきました。Oracle7 バージョン 7.2 の時代に、すでに本番環境で Windows NT 上の単一データベース・インスタンスへの同時接続が 1,000 を超える 顧客がいました。時が経過するにつれユーザー数は増加し、2,000 を優に上回る ユーザーが本番環境の単一ノード上の単一データベース・インスタンスに同時接 ...
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智美塾 ゆもつよメソッドのアーキテクチャ
... テストアーキテクチャ設計の アウトプット テストタイプ、テストカテゴリ 仕様項目（テスト条件） テスト設計方針 主なテストケース条件 機能テスト 入力 ・設定のチェック（自動ON/OFF,更新 ...
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Amazon Aurora for PostgreSQL アーキテクチャ・特長と移行
... DynamoDB, Amazon SWF, Amazon Route 53 といった 他のAWS のサービスを管理・ 監視のために利用 Amazon RDS プラットフォームを利用し、 マネージドサービスとして実現。運用・管理 機能をオフロード Amazon DynamoDB Amazon SWF Amazon Route 53 Logging + Storage[r] ...
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AWS によるマイクロソフトアーキテクチャの最適化
... まとめ • AWS は、マイクロソフトアーキテクチャに最適化された幅広いス ケーラブルなサービスを提供 • AWS クイックスタートリファレンスでは、セキュリティと可用性 に関するベストプラクティスにしたがってActive Directoryや SQL Serverなどのワークロードをデプロイ可能 ...
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rcp-add-01:アーキテクチャ設計書
... 載します。 この文書の目的、利用対象 を説明します。 本書はWeb注文管理システムのアーキテクチャ（全体の構 造、共通メカニズム、その他、設計・実装上の制約等）を説 明しています。 ...
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システムLSIとアーキテクチャ技術 （part II：オンチップ並列 アーキテクチャ）
... 12.. では、DRAMをまとめましょう。クロックの両エッジを使ったDDR－SDRAMは 、よりクロック周波数を高めて動作電圧を下げたDDR2に置き換わり、さらに DDR-3が現在もっとも良く使われます。これは800MHzの両エッジでデータの 転送を行います。さらにこの上の版であるDDR-4が登場しています。一方、 DRAMチップを三次元的に積層したHMC（Hybrid[r] ...
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プロセッサ・アーキテクチャ
... マスタ・ポート上のバイト・イネーブル信号は、ストア操作中に書き込 む 4 つのバイト・レーンのいずれかを指定します。 Nios II コアが 4 バイ トを超えるデータ・キャッシュ・ライン・サイズでコンフィギュレーショ ンされているとき、データ・マスタ・ポートはパイプライン化された Avalon-MM 転送をサポートします。 データ・キャッシュ・ライン・サイ ズが 4 バイトしかないとき、データ・マスタ・ポートはどのメモリ・パ ...
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