時間ディジタイザ回路の自己校正技術の研究

平成２４年度 修 士 論 文

時間ディジタイザ回路の自己校正技術の研究

指導教員 小林 春夫 教授

群馬大学大学院工学研究科

電気電子工学専攻

土井 佑太

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目次

第

1 章 序論 ・・・・・・・・・・・・・・・・・・・・・・・・・・・ 1

1.1 本研究の背景 ・・・・・・・・・・・・・・・・・・・・・・・・ 1

1.2 研究の目的 ・・・・・・・・・・・・・・・・・・・・・・・・・ 1

1.3 本論文の構成 ・・・・・・・・・・・・・・・・・・・・・・・・ 2

第

2 章 TDC（Time-to-Digital Converter） ・・・・・・・・・・・・・ 3

2.1 時間ディジタイザ回路（TDC：Time-to-Digital Converter） ・・・ 3

2.1.1 回路構成 ・・・・・・・・・・・・・・・・・・・・・・・・ 3

2.1.2 動作原理 ・・・・・・・・・・・・・・・・・・・・・・・・ 4

2.2 バーニアディレイライン TDC ・・・・・・・・・・・・・・・・ 6

2.2.1 回路構成 ・・・・・・・・・・・・・・・・・・・・・・・・ 6

2.2.2 動作原理 ・・・・・・・・・・・・・・・・・・・・・・・・ 7

2.3 エンコーダ回路 ・・・・・・・・・・・・・・・・・・・・・・・ 8

2.4 まとめ ・・・・・・・・・・・・・・・・・・・・・・・・・・・ 9

第

3 章 確率的 TDC ・・・・・・・・・・・・・・・・・・・・・・・・ 10

3.1 確率的 TDC ・・・・・・・・・・・・・・・・・・・・・・・・・ 10

3.1.1 回路構成 ・・・・・・・・・・・・・・・・・・・・・・・・ 10

3.1.2 動作原理 ・・・・・・・・・・・・・・・・・・・・・・・・ 11

3.2 バーニア型確率的 TDC ・・・・・・・・・・・・・・・・・・・・ 12

3.2.1 回路構成 ・・・・・・・・・・・・・・・・・・・・・・・・・ 12

3.2.2 動作原理 ・・・・・・・・・・・・・・・・・・・・・・・・ 12

3.3 確率的 TDC の非単調性の改善 ・・・・・・・・・・・・・・・・ 13

3.3.1 1 の出力を数える回路（エンコーダ）

・・・・・・・・・・・ 13

3.3.2 1 の出力を数える回路の設計 ・・・・・・・・・・・・・・・ 16

3.4 遅延ばらつきの影響 ・・・・・・・・・・・・・・・・・・・・・ 17

3.4.1 基本 TDC

・・・・・・・・・・・・・・・・・・・・・・・・ 17

3.4.2 バーニア型 TDC ・・・・・・・・・・・・・・・・・・・・・ 20

3.4 まとめ ・・・・・・・・・・・・・・・・・・・・・・・・・・・ 21

第

4 章 TDC 線形性のディジタル自己校正 ・・・・・・・・・・・・・・ 22

4.1 リングオシレータ ・・・・・・・・・・・・・・・・・・・・・・・ 22

ii

4.2 自己校正機能を備えた TDC ・・・・・・・・・・・・・・・・・・ 24

4.2.1 自己校正モード ・・・・・・・・・・・・・・・・・・・・・・ 25

4.2.2 通常モード ・・・・・・・・・・・・・・・・・・・・・・・・ 28

4.2.3 自己校正アルゴリズム ・・・・・・・・・・・・・・・・・・・ 28

4.3 まとめ ・・・・・・・・・・・・・・・・・・・・・・・・・・・ 33

第

5 章 高性能 TDC への自己校正技術の適用・・・・・・・・・・・・・・ 34

5.1 基本 TDC への等価回路変換 ・・・・・・・・・・・・・・・・・・ 34

5.2 自己校正機能を備えた確率的 TDC ・・・・・・・・・・・・・・・ 36

5.3 自己校正機能を備えたバーニア型 TDC ・・・・・・・・・・・・・ 38

5.4 自己校正機能を備えたバーニア型確率的 TDC ・・・・・・・・・・ 40

5.5 まとめ ・・・・・・・・・・・・・・・・・・・・・・・・・・・・ 42

第

6 章 結論 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・ 43

参考文献 44

謝辞 45

付録

A 遅延ばらつきの影響（自己校正法） ・・・・・・・・・・・・・・ 46

付録

B 試作チップの設計と測定 ・・・・・・・・・・・・・・・・・・・ 48

発表論文 63

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第

1 章 序論

この論文では、時間ディジタイザ回路の高性能化のための回路構成の提案とそのアルゴ リズムについて述べる。

1.1 本研究の背景

集積回路技術の発展を背景にLSIの微細化と低電圧化が進み、電圧振幅を利用した計測や 演算、制御が困難となりつつある。そこで、近年、測定や処理の軸を電圧軸ではなく時間 軸に変更してアナログ回路設計を行う方法が注目されている。LSIの製造プロセス微細化の 進展とともに、ディジタル回路は面積の縮小や高速化、低消費電力化を進めてきた。しか し、アナログ回路では微細化に伴い、トランジスタの速度飽和効果やドレイン抵抗の低下 のため、トランジスタの利得が小さくなることや、しきい値電圧変動などの影響による素 子特性ばらつきが大きくなるので回路の面積を小さくすることができない。また、電源電 圧が下がってくると従来回路構成で動作するとは限らず、信号対雑音比(S/N)も悪くなると いった問題が生じる。これまでのアナログ回路は、主にアナログ信号を電圧振幅で処理す る「電圧分解能」型回路を利用して設計してきた。これは、回路設計を行う上で、電圧が 最も扱いやすいからである。ところが、電圧振幅を利用しているので低電圧になるとどう しても回路動作に悪影響が出てくる。このため、電圧分解能型アナログ回路はディジタル 回路ほど恩恵を受けることがない。電源電圧が1V程度になって、さらに設計が困難となり つつある。 こうした問題を克服できる技術として注目を集めているのが、アナログ信号を電圧軸で はなく時間軸で処理する時間分解能型アナログ回路である。さらに、時間分解能型アナロ グ回路およびそれを用いた回路システムに関する発表が近年活発となっており、その回路 技術や校正技術が急速に進展しつつある。 本研究では、時間分解能型アナログ回路のキーコンポーネントとなるTDC(Time to Digital Converter)の高性能化に取り組んでいる。この回路は、時間をディジタル化する。通常の「電 圧」ではなく「時間」の領域に信号を変換し、そこで信号処理を行うのが時間分解能型ア ナログ技術だが、時間領域における分解能を決めるのがTDCである。

1.2 研究の目的

本研究の目的は、時間ディジタイザ回路の高性能化にある。TDCのアプリケーションと しては、完全ディジタルPLLの位相比較器やセンサインターフェース回路、変調回路、復調 回路だけでなく、TDCベースのADCなどがあり、TDCはディジタル回路でほとんどが構成 されている。近年のLSIの大規模化・微細化に伴い、ディジタル回路ではチップ面積縮小、

2 高速化、低消費電力化、低コスト化などメリットが多く挙げられているため、微細化のト レンドにあっている。一方アナログ回路は微細化に伴い素子ばらつきが増大や低電圧化に よるSNR 劣化が目立つようになり、必ずしも微細化の恩恵を受けなくなってきている。本 研究では微細化に伴うデメリットである「素子ばらつき」に注目した。この素子ばらつき を積極的に利用することによってアナログで性能を出すことのできるアーキテクチャの実 現を目指す。さらに、その提案回路の問題点である線形性を改善するために、TDC回路内 に自己校正回路を組み込むことでテスト容易化も考慮した回路構成の検討を行う。

1.3 本論文の構成

まず、第1章では研究の背景や目的を述べ、次に第2章で基本TDC、バーニア型TDCの動作 原理、第3章で確率的TDC、バーニア型確率的TDCについて述べる。第4章でTDC線形性の 自己校正として自己校正機能を備えたTDCについて述べ、第5章では自己校正技術を高性能 TDCへ適用したシミュレーション結果を示し、第6章で全体の結論という構成にする。

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第

2 章 TDC（Time-to-Digital Converter）

2.1 時間ディジタイザ回路（TDC：Time-to-Digital Converter）

TDC とは Time-to-Digital Converter の略称であり、時間または時間間隔を計測しその値 をディジタル出力する回路である。その実現回路には周波数のクロックをカウントする方 式など様々な方式が提案されている。現在では ADPLL 回路などに組み込まれたり、車間 距離測定や粒子の飛行時間の計測などの計測の分野で使用されている。TDC の主な特徴と して、180nm の CMOS プロセスでは数 10ps、90nm プロセスでは数 ps という短い時間間 隔をディジタルデータに変換することが出来る。また、TDC のメリットとして電圧振幅の 大きさに依存せずにアナログ信号を計測することができ、さらに大部分をインバータやフ リップフロップといったディジタル回路のみで構成することができるためCMOS プロセス が微細化されディジタル回路が高速化するに伴い時間分解能やサンプリング周波数等の TDC 性能の向上が期待できる。このように CMOS 微細化に適した技術であるため、近年注 目を集めている。

2.1.1 回路構成

図2.1-1 に 2 信号間の時間差を計測するためのトランジスタのゲート遅延を用いた代表的 なTDC の回路構成を示す。インバータの多段接続によるディレイラインと D Flip-Flop、 その出力をディジタル値に変換するエンコーダによって構成される。先に入力される信号 をStart 信号、後に入力される信号を Stop 信号とした時、Stop 信号が入力されるまでの間 に、ディレイライン内をStart 信号のエッジがどこまで進んだかを測ることにより、インバ ータの遅延時間に相当する分解能で時間測定が可能となる。

4 図2.1-1：ゲート遅延を用いた TDC 構成

2.1.2 動作原理

図2.1-1に代表的なTDCの回路図を示す。まず、基準となるクロック(CLK)とカウンタに よって大まかな時間間隔を推定する。図2.1-2では3 クロック目に被測定信号が入力されて いるが、3クロック目であることはカウンタにて把握可能である。次に図2.1-3に示すような インバータ遅延回路により、時間分解能の高いディレイラインを構成し、時間間隔を測定 する。つまり、3クロック目の時間tを測定することができる。 まず、Start信号をディレイラインに入力し、各インバータ遅延の接続点の中間タップを 各D Flip-Flopのデータ部に入力する。ある時間でD Flip-Flopのクロック部にStop信号が 入力されると各D Flip-Flopの出力Qがエンコーダに送られ、ディジタルデータに変換され る。このフリップフロップ出力(Q1,Q2,Q3…)は温度計コードになる。ここで温度計コード とは、ある点を境に連続した0と連続した1が切り替わるコード構成を言う。この0と1が切 り替わった出力(Q)の値は、Stop信号の立ち上がるタイミングを表している。 インバータ遅延を既知とすることでStart Stop間の時間を求めることができる。下の図 2.1-4にStop信号と各中間タップD1～D3の信号の時間を横軸としたタイミングチャートと して示す。

5 図2.1-2：入力信号とクロック 図2.1-3：TDC回路構成 図2.1-4：TDCタイミングチャート 図2.1-4 のようなタイミングで Stop 信号が入力されると各 D Flip-Flop の出力 Q0～Q4 はQ0=1, Q1=1, Q2=1, Q3=0, Q4=0 となる。これにより 2 信号間の時間差がインバータの 遅延時間×2＋誤差(遅延時間に比例)であるということがわかる。

6 この関係を式で表す。インバータの遅延時間⊿t、誤差を Te、出力が1 である D Flip-Flop の数をnq、測定したい2 信号間の時間差を T とすると、 T=nq⊿t+Te (0≦Te≦⊿ｔ) また、インバータの段数をn、測定可能時間を Tmaxとすると Tmax=n⊿t である。 しかし、図2.1-2 を見れば明らかなように D4 の信号立ち上がり以降は常に Q0～4＝1 で あるので、D0 の信号の立ち上がりから D4 の信号の立ち上がりまでの間しか正しい計測を 行うことができない。そのため計測可能時間を長く取るには遅延時間を長くするか、素子 数を増やすしかない。遅延時間を長く取れば精度が落ち、素子数を増やせばコストがかか るというトレードオフの関係にある。

2.2 バーニア型TDC

本節ではバーニアディレイラインを用いたTDC回路について説明する。バーニア型TDC は代表的な高時間分解能TDCである。

2.2.1 回路構成

図2.2-1に示すように被測定信号のパスにもバッファを挿入し、バッファの遅延時間の関 係を1 ＞2 とすることで、それぞれのバッファ遅延の差の時間分解能を検出することが 出来る。そのため高時間分解能化が期待できる。 図2.2-1：バーニア型TDCの構成

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2.2.2 動作原理

動作原理について説明する。測定したい時間について考えると、図2.2-1において基準信 号側のディレイラインではバッファを通過するごとに1の遅延が生じ、被測定信号側のデ ィレイラインではτ 2の遅延が生じる。(1)では1-2 となり、(2)では2(1-2)となる。こ のようにして上のディレイラインのクロックを下のディレイラインのクロックで追いかけ るような動作をし、以下同様にフリップフロップで判定を行い、最初にフリップフロップ がトグルした段数からTを求めることができる。タイミングチャートを図2.2-2に示す。 図2.2-2：バーニア型TDCのタイミングチャート ここで、TDCの基本構成をバーニアディレイライン構成について比較する。基本構成で は時間分解能が1となりゲート遅延の時間によって分解能が決まってしまう。それに対し てバーニアディレイライン構成では遅延時間分解能を1-2と、バッファ遅延の差とするこ とができるため高時間分解能が期待できる。しかし、問題点として被測定信号のパスにも バッファを挿入するため、被測定信号のパスにおいてジッタが発生しやすくなることが挙 げられる。この対策としてゲート遅延によって分解能を作るのではなく、並列に接続する ことによって被測定信号にバッファを直列に用いないタイプで高時間分解能を実現するも のや、Coarse TDC、Fine TDC構成を用い、オーバーサンプリングとフィードフォワード・ キャリブレーション技術を用いることによって90nm のプロセスを用い、CMOS IC内で 1.4[ps]の時間分解能を実現している。

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2.3 エンコーダ回路

TDCに用いるエンコーダ回路について説明する。この回路はDFFの1の1→0の切り替わり 点で判定する回路となる。回路構成を図2.3-1に示す。温度計コードの1→0の切り替わり点 で出力に1が出力される。これに重みづけすることで10進数の値を得ることができる。また、 “0111”などの数列の中に“01”が含まれていた場合に“0”を出力する回路を加え、図2.3-1(a) の回路の出力と掛け合わせることで誤判定を防ぐことができる。 (a) 1→0判定回路 (b) 0→1判定回路 図2.3-1：エンコーダ回路

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2.4 まとめ

この章ではTDC回路の基本事項について触れた。製造プロセスの微細化が進む昨今にお いて、電源電圧が低くなったアナログIC向けの回路技術として、時間分解能型アナログ回 路が注目されており、そのキーコンポーネントとしてTDC回路が挙げられるほど、重要な 回路となっておりこの回路の高性能化は必須事項となりつつある。TDCの高時間分解能化 の方法として代表的なバーニア型TDCの回路構成と動作について触れたがこの構成以外に も多数のTDC回路構成がある。この一例として次章に素子ばらつきを利用した確率的TDC についてもまとめることとする。

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第3章 確率的TDC（Stochastic Time-to-digital

Converter）

3.1 確率的TDC（Stochastic Time-to-digital Converter）

MOSFET (Metal-Oxide-Silicon Field Effect Transistor)を用いた集積回路の製造技術は目 覚ましい進歩を続けている。しかしこのような製造プロセスの微細化は、回路の小型化お よび高速化に貢献する一方で、集積回路の設計を困難にする要因の一つとなっている。製 造条件の揺らぎが、回路性能にばらつきを与えることが一因である。MOSFETはその単純 な構造のために微細化が容易な反面、素子特性のばらつきが大きいことが問題になってい る。集積回路製造プロセスにおいては、製造条件の揺らぎが必ず発生する。この揺らぎは、 素子の形状や物性的な条件に影響を与え、最終的には素子の電気特性のばらつきとして表 れる。回路を構成する各素子の特性がばらついていると、回路自体の性能もばらつきをも つ。そうなると歩留りが低下することにつながり、一定数の良品を製造するために、より 多く製造せねばならず、製造コストが増大してしまう。本研究対象であるTDC回路でもこ のことは言える。そこで、その解決策の一つとして確率的TDCの構成を挙げる。この構成 では問題となっている遅延バッファのばらつきやD-FlipFlopのオフセットばらつきなどを あえて利用し、高時間分解能を実現するものとなっている。

3.1.1 回路構成

確率的TDCは1つの遅延段に対し多くのD-FlipFlopを接続する構成となっている。回路構 成を図3.1-1に示す。この回路は設計の際、最小のトランジスタを用いることでディレイラ インの遅延バッファによる遅延時間分解能のほかに、DFFのオフセットばらつきを利用し高 時間分解能化を可能としている。しかし、素子プロセスばらつきを利用している性質上出 力が非線形になりやすく、またバブルエラーによる非単調性の問題があるため対策用エン コーダ回路やキャリブレーションを用いる必要がある。 この回路では少ない遅延段で多くの出力を得ることができる。そしてその時間分解能は D-FlipFlopの入力オフセットに依存する。通常のTDCでは時間分解能は遅延バッファの遅延 量に依存するが、この構成では遅延バッファのほかにD-FlipFlopの入力オフセットにも依存 するため高時間分解能化を期待することができる。さらに、本来問題となっている製造時 に発生する遅延バッファやD-FlipFlopのオフセットばらつきなどの素子ばらつきをあえて 利用する動作となっているためこれを気にすることがなくなる。この構成はタイミングジ ッタの測定やPLLに有効である。しかし、この回路構成にはいくつかのデメリットもある。

11 素子ばらつきを利用して高時間分解能化を図っているが、その有効範囲は非常に狭く、プ ロセスに依存してしまうため、キャリブレーションが必要となる。 図3.1-1：確率的TDCの回路構成

3.1.2 動作原理

確率的TDCの細かい動作について説明する。遅延段の一つに注目すると、ここに接続さ れているD-FlipFlopの出力タイミングがプロセスのばらつきにより若干の誤差が生じる。そ れによってSTOP信号の立ち上がりタイミングを従来のTDCよりも細かい時間分解能で測 定することが可能となる。タイミングチャートを図3.1-2に示す。 図3.1-2：確率的TDCのタイミングチャート

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3.2 バーニア型確率的TDC

さらなる高時間分解能を目指すためにバーニア型確率的TDCを提案する。この回路は前 述の確率的TDCにバーニアディレイラインを適用したものである。

3.2.1 回路構成

バーニア型確率的TDCの回路構成を図3.2-1に示す。基準CLK信号を入力する側に遅延バ ッファτ1、参照CLK信号側に遅延バッファτ2を設ける。1つの遅延バッファに対し多くの DFFを接続することで、ディレイラインの遅延バッファによる遅延時間分解能に加え、DFF のオフセットばらつきによる高時間分解能を可能としている。従来のバーニア型TDCの時 間分解能(τ1-τ2)よりも高時間分解能を実現できる。 図3.2-1：バーニア型確率的TDCの回路構成

3.2.2 動作原理

バーニア型確率的TDCの動作原理について説明する。バーニア型TDCと確率的TDCを組 み合わせた回路であるため、動作もそれらを組み合わせたものとなる。タイミングチャー トを図3.2-2に示す。

13 図3.2-2：バーニア型確率的TDCのターミングチャート

3.3 確率的TDCの非単調性の改善

前節でも挙げたように確率的TDCのデメリットとして出力の非単調性が挙げられる。基 本構成のTDC回路では単調増加するが、時折遅延バッファのばらつきやD-FlipFlopのオフセ ットばらつき等の素子ばらつきが原因で出力が非単調性(バブルエラー) が生じることがあ る。この現象は基本構成のTDC回路でも起こりうることであり、本研究対象である確率的 TDCはその素子ばらつきを積極的に利用している反面この現象が生じやすい。したがって、 これを改善するために対策を講じる必要がある。

3.3.1 1 の出力を数える回路（エンコーダ）

対策の一つとしてエンコーダ回路の改良がある。本研究ではエンコーダ回路にDFFの１の 出力を数える回路を採用し非単調性の対策とした（図3.3-1）。本来のエンコーダではTDC 出力における１と0の切り替わり点で検出しており、この場合バブルエラーが起こると間違 ったエンコードがなされてしまう。この回路はすべてディジタル回路の加算器を用いて構 成され、TDCのディジタル出力の１となる出力の個数を数え二進数に変換する機能を擁す る。この回路を利用すればたとえバブルエラーが生じたとしても正しい出力を得ることが 可能となる。この回路に関して詳しく説明する。図3.3-2に示すように全加算器の組み合わ

14 せで構成される。初段では1つの加算器に対し3つの入力を行うことが出来る。ここに「0」 「1」を入力すると3つの全加算器で加算が行われる。2 段目では初段のS出力と桁上がりCo 出力とで分けそれぞれ全加算器で加算を行う。最後に4ビットリップルキャリー加算器で全 体の加算を行う。ここで、桁上がりCoの加算を行ったものはS 出力に比べ1桁上がっている ため4 ビットリップルキャリー加算器に入力する際に注意が必要である。全体の加算を行 うことで最初に入力した「0」「1」のうち「1」の数を数えたものが2進数表現で出力され る。この構成では、入力の「0」「1」はランダムに入力しても最終的な結果は同じとなる ため、回路規模は大きくなってしまうが、出力にバブルエラーが起きたとしても単調性を 確保できる。 図3.3-1：TDC回路におけるバブルエラー

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図3.3-2：1の出力を数える回路（9to4エンコーダ）

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3.3.2 1の出力を数える回路の設計

図3.3-2の構成ではDFFの出力9個までしかカウントすることができないため、今回の試作 では図3.3-3のような45入力構成を用いた。図3.3-4にレイアウト図を示す。ここでPLSを行 い、回路の動作を確認した結果を図3.3-5に示す。左上から10、20、30、40 を入力した。出 力はそれぞれ二進数として出力が表れていることが確認できた。 図3.3-4：1の出力を数える回路（45to6エンコーダ）レイアウト 図3.3-5：1の出力を数える回路（45to6エンコーダ）シミュレーション結果

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3.4 遅延ばらつきの影響

前節で述べたように、遅延バッファやDFF には素子ばらつきが存在する。この素子ばら つきがTDC の出力にどのような影響を及ぼすかを、基本 TDC、バーニア型 TDC を例に挙 げて考察する。

3.4.1 基本 TDC

基本TDC の素子ばらつきの影響について考察する。例として、TDC の 2 番目の遅延バ ッファのみにばらつきを与えた場合を考える（図3.4-1）。 正のばらつきを与え、遅延量を大きくした場合のタイミングチャートを図3.4-2 に示す。 ばらつきがない場合は出力D2=1 であるのに対し、ばらつきがある（遅延量が大きくなる） 場合はD2=0 と出力に変化が出ている。コード出力では“2”から“1”へ変化している。 このことから、2 つ目のバッファ遅延量を大きくすると出力“1”の頻度が多くなるため、 N 番目のバッファ遅延量が大きくなると出力“N-1”の頻度が多くなると予想される。 今度は負のばらつきを与え、遅延量を小さくした場合のタイミングチャートを図3.4-3 に 示す。ばらつきがない場合は出力D2=0 であるのに対し、ばらつきがある（遅延量が小さ くなる）場合はD2=1 と出力に変化が出ている。コード出力では“1”から“2”へ変化し ている。このことから、2 つ目のバッファ遅延量を小さくすると出力“1”の頻度が少なく なるため、N 番目のバッファ遅延量が小さくなると出力“N-1”の頻度が少なくなると予想 される。 シミュレーションによってこの考察を検証する。5 番目の遅延バッファのみにばらつきを 与えた場合のシミュレーション結果を図3.4-4 に示す。 (a) 遅延量を大きくした場合→“4”の頻度増 (b) 遅延量を小さくした場合→“4”の頻度減 この結果から、5 番目のバッファ遅延の大小のより、出力“4”の頻度の増減を確認でき、 考察をシミュレーションによって示すことができた。

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図3.4-1：遅延ばらつきを与えた TDC 回路例

図3.4-2：タイミングチャート（遅延量大）

19 (a)遅延量大

(b)遅延量小

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3.4.2 バーニア型 TDC

バーニア型TDC も同様に素子ばらつきについて考察する。基本 TDC と同様の結果が得 られると予想されるため、理論は省略する。 シミュレーションによる検証を行う。5 番目の遅延バッファのみにばらつきを与えた場合 のシミュレーション結果を図3.4-5 に示す。 (a)遅延量を大きくした場合→“4”の頻度増 (b)遅延量を小さくした場合→“4”の頻度減 この結果から、基本TDC と同様に 5 番目のバッファ遅延の大小のより、出力“4”の頻度 の増減を確認でき、考察をシミュレーションによって示すことができた。 (a)遅延量大 (b)遅延量小 図3.4-5：ばらつき影響のシミュレーション結果（バーニア型 TDC）

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3.5 まとめ

本章ではTDCの高時間分解能化を実現する回路である確率的TDC、バーニア型確率的 TDCの構成と動作について述べた。この回路は設計の際、最小のトランジスタを用いるこ とでディレイラインの遅延バッファによる遅延時間分解能のほかに、DFFのオフセットばら つきを利用し高時間分解能化を可能としている。しかし、素子プロセスばらつきを利用し ている性質上出力が非線形になりやすいため、校正を行う必要がある。

22

第

4 章 TDC 線形性のディジタル自己校正

本章ではTDC回路の高線形性を目指すために新規構成のTDC回路とそのディジタル誤差 補正技術の検討を行う。本回路はTDCのテスト用回路として位置づける。この回路では基 本構成のTDCにリングオシレータを組み合わせた回路構成をとり、その後ヒストグラムエ ンジンを用いてTDCのディジタル出力のディジタル誤差補正を行うものである。全体のブ ロック図を図4.1に示す。 図4.1：自己校正機能を備えた TDC ブロック図

4.1 リングオシレータ

本研究対象の回路で使用されるリングオシレータについて説明を行う。リングオシレー タとは全体として負(-1 以下) のゲインを持つ複数個の遅延要素(典型的には奇数個のイン バータ) をリング状に結合した構成をもつ発振回路である（図4.1-1）。奇数個のインバー タを用いることで、各インバータの出力が鎖状に次のインバータに入力され、最終段のイ ンバータの出力は初段のインバータに入力され、全体としてリング構造になっている。奇 数個のインバータ鎖は全体として入力の論理否定となる。各インバータは有限の遅延時間 をもつので、初段のインバータへの入力から有限の遅延時間後に最終段のインバータが初 段入力の論理否定を出力し、これが再び初段インバータの入力になる。このプロセスが繰 り返されることで発振する。 図4.1-1：リングオシレータ

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図4.1-2 のようにインバータを 3 段接続した場合を考える。Vout1がHigh になると、Vout2

ではインバータ2 つ通るため、τ遅れて High になる。Vout2がHigh になると、Vout1では

インバータ1 つ通るため、τ’遅れて反転し Low になる。Vout1がLow になると、Vout2では

インバータ2 つ通るため、τ遅れて Low になる。Vout2がLow になると、Vout1ではインバ

ータ1 つ通るため、τ’遅れて反転し High になる。これが 1 周期の流れである。発振周期t、 発振周波数fは以下のように求まる。 𝑡 = 2(𝜏′_{+ 𝜏) (4.1)} 𝑓 =_2(𝜏′1_{+ 𝜏)} (4.2) 図4.1-2：リングオシレータの動作 ここで、動作確認のためにTSMC180nmCMOSプロセスを使用してシミュレーションを行 った（図4.1-3）。遅延バッファ11段とインバータ1個で構成する。結果は、発振周波数683.2MH ｚ、消費電流は0.7mAであった。

24 図4.1-3：リングオシレータの動作確認シミュレーション

4.2 自己校正機能を備えた TDC

基本TDC は、遅延バッファ間の遅延時間ミスマッチによる非線形性を示す。 そこで提 案TDC回路では2つのリング発振器の設定を利用して非線形性を補正するための自己校正 回路を搭載し２つのモードで動作する。図4.2-1に自己構成機能を備えたTDCの構成を示す。 この回路ではディレイラインにインバータを取り付けリング発振器として動作させる(自己 校正モード)。また、マルチプレクサ(multiplexer)を使用することによりリング発振器を用い ず通常動作させることもできる(通常モード)。またSTOP信号を入力するラインではリング 発振器を図4.2-1のように取り付け発振させることによりクロックを生成する。 ・自己校正モード：ディレイラインにインバータを取り付け２つのリング発振器として 動作させる。 ・通常モード：START, STOP を入力とする。（リング発振回路構成にはしない。） D Flip-Flopの出力はTDCの単調性を確保するための「D Flip-Flopの1の出力を数える回路」、 ヒストグラムエンジン(自己校正モード)、もしくはディジタル誤差補正(通常モード) をし、 出力される。提案するTDCでは、自分自身の線形性をテストする自己校正モードと自己校 正モードの結果から非線形性を導き自己校正を行う通常モードに分けられる。

25 図4.2-1：自己校正機能を備えた TDC

4.2.1 自己校正モード

図4.2-2に自己校正モード時の動作を示す。TDCの非線形性をテストする自己校正モード では2つの遅延線をリング発振器として発振させる。また、ヒストグラムエンジンを用いて 出力することで線形性のテストを行う。これは両方のリング発振器は同期していない(無相 関) であることを利用し、もしTDCが完全に線形であれば、充分多くの点数をとることで各 デジタルコードのヒストグラムは同一になる。つまり、TDCが非線形であればヒストグラ ムはばらばらの状態で出てくる。この方法を用いることで遅延バッファのばらつきやD Flip-FlopのオフセットばらつきによるTDC出力の非線形性が把握でき、結果をキャリブレ ーションして用いることで高線形性化が図れる。

26 図4.2-2：自己校正機能を備えた TDC（自己校正モード） 次に、図4.2-2の回路についてシミュレーションによる動作の検討を行う。ここではシミ ュレーション結果をMATLABにて処理しヒストグラム化する。また、素子ばらつきについ ては回路の有効性をわかりやすくするために大きめの値を任意で付加させることにする。 以下、図4.2-3と図4.2-4にシミュレーション結果を掲載する。 このシミュレーション結果（図4.2-4）はサンプリング点数28,848,432点、遅延バッファτ =60～69psの間でばらつかせたものである。この結果からTDCの非線形性を見出すことがで き、ヒストグラムを参考にしてディジタル誤差補正を行うことで高線形性のTDCを得るこ とが可能である。

27

図4.2-3：理想の TDC のヒストグラム（線形）

28

4.2.2 通常モード

図4.2-5に通常モード時の動作を示す。構成としてはマルチプレクサを切り替えTDCは基 本TDCとして動作させ、その出力をテストモードで得た非線形性を用いディジタル誤差補 正を行うことで、高線形性のTDC出力を得ることが出来る。 図4.2-5：自己校正機能を備えた TDC（通常モード）

4.2.3 自己校正アルゴリズム

TDCを設計する上で重要となってくる点が、遅延時間(遅延分解能)のばらつき(図4.2-4) による非線形性であり、これは性能に大きく影響する。例えば、ADPLLではTDCの非線形 性は量子化誤差にあたり、小数部スプリアスの原因となる。そのため線形性を確保するた めの校正アルゴリズムが必要となる。

29

図4.2-6：TDC の遅延時間ばらつき

図4.2-7：TDC 出力と単体遅延時間ばらつき（DNL）

30

ここで、過去に研究室にてOBが試作したTDC回路チップの測定結果を用いて考察を行う。 測定方法は、共に36MHzのパルス信号のStart信号とStop信号を入れる。Start信号をStop信 号よりも遅らせておき、Stop信号の遅延を徐々に増やしていく。Stop信号がStart信号よりも 遅くなったら、出力DがLow（0V）からHigh（1.8V）に切り替わる。D0からD24までの切 り替わりを確認して、遅延分解能から線形性（DNL、INL）や電源電圧との関係性なども確 認した。図4.2-9に遅延分解能と電源電圧の関係を示す。理論値がシミュレーション上にお いて寄生容量を考慮しない場合の結果で、実測値が測定において得られた値である。実測 値はD0からD24までの出力がLowからHighに切り替わった時間を測定し、D24が切り替わっ た時間からD0が切り替わった時間を差し引いて24で割った値を実測値の遅延分解能の平均 値として記載した。また、使用したパルスジェネレータの最小分解能は10psである。遅延分 解能はインバータ回路2段の遅延時間であるため、電源電圧が大きくなれば、電流の引き抜 く力が大きくなる。このため、今回の結果のようになったと考えられる。実測値の結果か ら電源電圧と遅延分解能の関係で電源電圧が高くなればなるほど、遅延分解能が小さくな っているのがわかる。これはシミュレーションの値とも一致しており、遅延分解能はイン バータ回路２段の遅延時間であるため、電源電圧が大きくなれば、電流の引き抜く力が大 きくなる。このため、今回の結果のようになったと考えられる。また、DelayLineのみの電 源電圧でなく、他の回路も同じように電源電圧が変わってしまっているので、先にあげた Delay Lineの遅延時間が減ったことだけが遅延分解能へ影響しているわけではないことが 考察される。 図4.2-9：遅延分解能と電源電圧の関係

31 図4.2-10は試作TDC回路の実測値である。遅延分解能の誤差はインバータの遅延時間ばら つきがそのまま反映しており、インバータとD-FlipFlopの距離やMOSサイズは違いがないた め、この誤差はプロセスばらつきと電源電圧のばらつきによって生じていると考えられる。 TDCでの最大分解能と最小分解能の時間差は37.5psで、平均値との最大時間差は25psであっ た。この結果により実測にて素子ばらつきによる性能への影響が出る可能性がることが確 認できた。 図4.2-10：TDC の DNL と INL このような素子ばらつきによるTDCの非線形性を補正する技術について検討を行っていく。 図4.2-1の回路を用いた自己校正アルゴリズムについて説明していく。 まず、図4.2-2の回路で生成されたヒストグラムに注目するとTDCが線形を示す場合には 全コードが出力される頻度が均等となるという特徴がある。逆に、このヒストグラムがば らつけばそれだけTDCの出力が非線形性を示すことになる。また、このばらつきは遅延バ ッファばらつきに大きく依存しており、このことを用いて素子ばらつきによりヒストグラ ムの各コードの頻度がバラバラに出力されたものからTDCの非線形性を計算する。そこに 逆関数などかけ線形に近づける方法をとる(図4.2-11)。

32 図4.2-11：自己校正の手順 このアルゴリズムについて、MATLABを用いてディジタル誤差補正を行ったものを図 4.2-12 に示す。MATLABによる処理であるため、補正後は完全な線形性を示したが実際に 補正を行う場合はオンチップでの自己校正を目指しているためTDCが完全な線形を示すこ とは困難であろう。しかし、本アルゴリズムを用いれば高線形性のTDCを得ることができ るであろう。 図4.2-12：ディジタル誤差補正

33

4.3

まとめ

本章では、基本のTDC回路にリングオシレータ回路を搭載した回路構成を提案した。こ の回路より、TDC出力の線形性の確保のための自己校正アルゴリズムの検討を行った。

34

第

5 章 高性能 TDC への自己校正技術の適用

本章では、自己校正技術を他のTDC構成への適用について検討していく。確率的TDC、 バーニア型TDCの基本TDCへの等価回路変換から第4章で述べた自己校正技術を適用でき ることを示した。確率的TDC、バーニア型TDC、バーニア型確率的TDCに関して適用させ、 MATLABによるシミュレーションで動作の検証を行った。

5.1 基本 TDC への等価回路変換

第 4 章の自己校正法はバーニア型、確率的 TDC に直接適用できることを示す。遅延バ ッファばらつき、DFF 特性ばらつきのある確率的 TDC、バーニア型 TDC と等価な基本 TDC をそれぞれ図5.1-1、5.1-2 に示す。両者とも基本 TDC と等価に扱え、ヒストグラム法にて 自己校正が可能である。また、これにより確率的TDC とバーニア型 TDC の組み合わせで ある確率的TDC も基本 TDC と等価に扱えるといえる。 (a) バーニア型 TDC (b) 等価基本 TDC 図5.1-1：バーニア型 TDC の等価基本 TDC への変換

35 (a) 確率的 TDC

(b) 等価基本 TDC

36

5.2 自己校正機能を備えた確率的 TDC

前記したように、確率的TDCは素子ばらつきを積極的に利用し、遅延バッファよりもの はるかに高時間分解能を得ることが可能となる回路である。しかし、ばらつきを利用して いるため出力に線形性を求めるのは困難である。そこで、確率的TDCに本自己校正アルゴ リズムを用いて線形性の確保に努める。図5.2-1に回路構成とシミュレーション条件を示す。 回路動作は前記のアルゴリズムと同様である。この回路の動作シミュレーションを図5.2-2 に示す。ここでは遅延バッファ8段で各遅延バッファに対し5個のDFF を接続する構成をと る。シミュレーションは各遅延バッファを任意でばらつかせ、さらに各DFFにオフセットば らつきとして遅延を追加した。ヒストグラムを見ると大きくばらついているのがわかる。 わかりやすくするために図5.2-3に基本のTDCと確率的TDCの出力の比較を示す。 確率的TDCはその性質上INLの関数がかなり複雑になるため完全な逆関数をかけること は困難であるため、ディジタル誤差補正後でも完全な線形性を示すことはまれである。 図5.2-1：自己校正機能を備えた確率的 TDC の構成

37

38 図5.2-3：基本 TDC と確率的 TDC の出力比較

5.3 自己校正機能を備えたバーニア型 TDC

高時間分解能化の代表的な構成であるバーニア型TDCに関しても自己校正アルゴリズム を適用してみる。図5.3-1に回路図とシミュレーション条件を示す。バーニア型TDCはその 分解能が(1-2)となり基本のTDCより高時間分解能が期待できる反面、線形性に関して基 本のものよりばらつく可能性が大きい。そこで、この回路にも自己校正アルゴリズムを適 用させることとする。遅延バッファ8段でのシミュレーション結果を図5.3-2に示す。ここで も、ディジタル誤差補正において完全な線形は得ることは困難であるが、ある程度の線形 性の確保は可能である。 図5.3-1：自己校正機能を備えたバーニア型 TDC の構成

39

40

5.4 自己校正機能を備えたバーニア型確率的 TDC

バーニア型確率的TDC に自己校正を適用する。図 5.4-1 に回路図とシミュレーション条 件を示す。バーニア型 TDC の分解能(1-2)に加え、DFF オフセットばらつきにより、これ までの TDC より高時間分解能が実現できる。遅延バッファ 8 段で各遅延バッファに対し 5 個の DFF を接続する構成をとり、シミュレーションを行った。シミュレーション結果を図 5.4-2 に示す。線形性が改善されていることが確認できた。 図5.4-1：自己校正機能を備えたバーニア型確率的 TDC

41

42

5.5 まとめ

本章では、前章の自己校正回路であるリングオシレータを搭載した構成を確率的TDCや バーニア型TDCおよびその両者の組み合わせのTDCアーキテクチャにおいて高時間分解能 化が期待できる回路に組み込み検討を行った。自己校正アルゴリズムを用いることで、出 力が非線形性になりやすい3回路で線形性の確保を試みた。

43

第

6 章 結論

本論文では高性能TDCの自己校正技術の研究ということで、高線形性、高時間分解能の TDCの検討を行った。TDC出力の高線形性化のために通常TDC構成にリングオシレータを 組み込み、自己校正回路を備えたTDCを提案した。このリングオシレータ回路を用い、出 力のヒストグラムを得ることでTDC出力の非線形性を得ることが可能となる。この非線形 性を用いて通常動作モードでディジタル誤差補正を行い高線形性の出力を得ることが可能 となった。さらに、高時間分解能化を目指し確率的TDCの構成を用いた。この回路は素子 のプロセスばらつきをあえて利用し高時間分解能化を可能とした回路である。この回路で あれば設計の際に最小のトランジスタを使用することができるというメリットを持つ。し かし、素子ばらつきを利用している性質上出力の非線形性が顕著となる。そこで、これを 補うために自己校正機能を搭載し高線形性で高時間分解能化が可能となる。リング発振回 路構成、ヒストグラム法によるTDC回路線形性のディジタル自己校正がバーニア型、確率 的、およびその両者の組み合わせのTDCアーキテクチャに適用可能であることを、等価回 路変換とMATLAB シミュレーションによって示した。これらの回路はすべてディジタル回 路で実現できるため、FPGAで線形なTDCを実現可能である。 また、今回のシミュレーションでリング発振回路の周期は互いに無相関であると述べた が、この周期が整数倍の場合ではヒストグラムに偏りが生じると考えられる。しかし、素 子ばらつきにより完全な整数倍にはならず、整数倍に近い場合では測定時間を長くする必 要がある。測定に必要な時間を短くできる周期の関係については考察が必要である。

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参考文献

[1] J. Yu, et. al., , “ A 12bit Vernia Ring Time-to-Digital Converter in 0.13 m Technology ”, IEEEJSSC, vol. 45, no. 4 (April 2010).

[2] M. Zanuso, et.al., “ Time-to-Digital Converter for Frequency Synthesis Based on a Digital Bang-Bang PLL ”, IEEE Trans. CAS, (March 2010).

[3] S. Henzler, et. al., “ 90nm 4.7ps-Resolution 0.7-LSB Single-Shot Precision and 19pJ-per-ShotLocal Passive Interpolation Time-to-Digital Converter with On-Chip Characterization ”, ISSCC (Feb. 2008).

[4] R. B. Staszewski, et.al., “ 1.3V 20p Time-to-Digital Converter for Fre- quency Synthesis in 90-nm CMOS ”, IEEE Trans. CAS II (Mar.2006).

[5] M. Lee, A. A. Abidi, “A 9b,1.25ps Resolution Coarse-Fine Time-to- Digital Converter in 90nmCMOS that Ampli?es a Time Residue ”, Symposium on VLSI Circuits (June 2007). [6] C. Hsu, et.al.,“A Low-Noise,Wide-BW 3.6GHz Digital ΔΣ Fractional-N Frequency

Synthesizerwith a Noise-Shaping Time-to-Digital Converter and Quantization Noise Cancellation, ”ISSCC (Feb. 2008).

[7] T. Komuro, et.al.,“ADC Architecture Using Time-to-Digital Converter ”, IEICE vol. J90-C (April 2007).

[8] B. Razavi, Principle of Data Converter System Design, IEEE Press (1995). [9] J. Rivoir, ”Fully-Digital Time-to-Digital Converter for ATE with Au- tonomous

Calibration,”IEEE International Test Conference (Oct. 2006).

[10] J. Rivoir, ”Statistical Linearity Calibration of Time-to-Digital Converters Using a Free-Running Ring Oscillator, ”15th Asian Test Conference, pp.45-50 (Nov. 2006). [11] I. Mori, et. al., ”High-Resolution DPWM Generator for Digitally Con- trolled DC-DC

Converters”, IEEE Asia Paci?c Conference on Circuits and Systems (Dec. 2008).

[12] V. Kratyuk, et. al.,“ A Digital PLL with a Stochastic Time-to-Digital Converter, ”IEEE Trans. CAS I, (August 2009) .

[13] ISSCC Short Course, Automotive Technology and Circuits, San Francisco (Feb. 2005). [14] H. Casier, P. Moern, K. Appeltans,“ Technology Consideration for Au- tomotive, ”Proc.

of ESSCIRC, pp.37-41, Leuven, Belgium (Sept. 2004).

[15] Kerem O, A“ Stochastic Time-to-Digital Converter for Digital Phase-Locked Loops

45

謝辞

本研究を進めるにあたり、ご指導・ご鞭撻を頂きました小林春夫教授と高井伸和准教 授及び名古屋大学の新津葵一講師に心より感謝申し上げます。また、本研究に対し大変 有意義なご意見・ご討論を頂きました山口隆弘氏、松浦達治氏、小林修氏及びSTARC の アナログテスト容易化研究グループの関係者の皆様に心より感謝申し上げます。最後に、 日々の研究を支えてくださった小林研究室及び高井研究室の皆様に心より感謝申し上げ ます。

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付録

A 遅延ばらつきの影響（自己校正法）

第3 章 4 節にて述べた遅延ばらつきの影響を、自己校正法を用いて検証を行った。第 3 章4 節と同様に、基本 TDC の 5 番目の遅延バッファのみにばらつきを与えた場合のシミュ レーション結果を図A-1 に示す。また、バーニア型 TDC の 5 番目の遅延バッファのみにば らつきを与えた場合のシミュレーション結果を図A-2 に示す。それぞれ“4”の頻度の増減 が確認できた。 (a)遅延量大 (b)遅延量小 図A-1：遅延ばらつきの影響（基本 TDC）

47 (a)遅延量大

(b)遅延量小

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B 試作チップの設計と測定

本章では自己校正機能を備えたTDC 回路に関する試作LSI チップの設計と測定に関し て述べる。そしてディジタル誤差補正の効果の検証に関しても行う。

B.1 試作チップの設計

試作チップには自己校正機能を備えた確率的TDCを3種類組み込んだ。図B.1-1に試作チッ プのフロアプランを示す。組み込んだTDC 回路は遅延バッファ9段に対して各バッファに5 個のDFFを接続する構成のもの(STDC45) と、遅延バッファに18段に対し各バッファに5個 のDFFを接続する構成のもの(STDC90) を設計した。STDC45、STDC90ともに前記のエン コーダ回路まで組み込んだ設計となっている。また、STDC45に関してはエンコーダ回路を 取り付けずにDFFの出力をそのまま出力する回路(STDC45 ｄ) についても設計した。レイ アウトを図B.1-2に示す。 図B.1-1：試作チップのフロアプラン 図 B.1-2：試作チップのレイアウト

B.1.1 ディジタル誤差補正回路の検討

ここでは、ヒストグラムエンジンとディジタル誤差補正回路の設計について検討してい く。ヒストグラムエンジンの回路構成を図B.1-3に示す。この回路はTDCから出力されたサ ーモメータコードを上記エンコーダにて2進数表現とし、さらにデコーダを通すことでその 値の場所のビンが+1されるという仕組みである。レジスタを用いて各ビンで蓄積させてい きヒストグラムとする。 次にヒストグラムからDNLを算出する方法について述べる。図B.1-4に動作を示す。TDC の出力が完全に線形になった場合に各ビンの値がN になったとすると、あらかじめ蓄積し た各ビンのヒストグラムの値からNを引くことでDNLが算出可能である。算出したDNLは 随時ストアされる。さらに、DNLからINLを算出していく(図B.1-5)。最後に蓄積されたINL

49

データを用いて逆関数を得る(図B.1-6)。そしてTDCの出力にかけることで線形の出力を得 ることが可能となる。なお、この方法は一例である。

図B.1-3：ヒストグラムエンジンの構成

50

図B.1-5：DNL から INL の算出

51

B.1.2 試作回路のシミュレーションによる検討

STDC45の回路構成を図B.1-7に、レイアウトを図B.1-8に示す。この回路について動作確 認のためシミュレーションを行った。

回路に搭載したマルチプレクサはSTART側とSTOP側それぞれあり、選択することが可能 である。また、TEG全体でも後述するが、START信号、STOP信号の入力だけでは信号が入 らないようになっていて、それぞれAND回路が入っている。これにより、それぞれのAND をONしておいた状態でしか、信号が入らないようになっている。テストモードで自己校正 を行うためにリング発振をさせる場合でもONにしておかないと発振しない。 図B.1-9にPLSによるシミュレーション結果を示す。結果は正常に動作していることが確 認できた。しかし、一部波形が乱れており、所々ひげが発生いている。実際にFPGAなどで 動作させたときにひげの部分でリタイミングを行ってしまうと間違った出力となってしま う心配がある。よって、あらかじめリタイミングする点を決めておくことが重要である。 STOP信号の周波数にもよるので一概には言えないが、今回の結果からSTOP信号の入力か ら出力までが約7.5nsであったことを考えると60MHz以下の低周波数であればSTOP信号の 立ち下がりでリタイミングを行えば問題がないと考えられる。また、PLSによる入力から出 力までの遅延時間が7.5nsであることであるが、これはほぼエンコーダ回路による遅延時間 であることがわかった。また、同じ1を出力する場合であっても、大きな遅延差があり、そ れらは通るルートによって出力するまでの時間差ができてしまったと考えられる。エンコ ーダ回路の設計においてはさらに改善が必要である。次に、遅延バッファの遅延分解能に ついてシミュレーションした。図B.1-10に結果を示す。PLSによる遅延バッファの分解能は 平均102ps であった。この遅延バッファはインバータにDFFが5段付くため、遅延段の1個 の構成はインバータ1：3としており、3つのインバータによりDFF5個と次段のインバータ を駆動する構成とした。 図B.1-7：STDC45 の回路構成

52

図B.1-8：STDC45 のレイアウト

図B.1-9：PLS によるシミュレーション結果

53

B.2 評価基盤及び測定環境

図B.2-1に評価基盤、図B.2-2にChip写真、図B.2-3に測定評価環境の写真を示す。 試作チップはTSMC180nmCMOSプロセスで設計した。測定にはパルスジェネレータ (HEWLETTB110A) とディジタルオシロスコープ(YOKOGAWA DL9510L) さらに3.0[V] 用と1.8[V]用のDC電源を2つ使用した。 図B.2-1：評価基盤 図B.2-2：Chip写真 図B.2-3：測定評価環境の写真

54

B.3 測定方法

B.3.1 評価基盤の説明

評価基盤の入出力図を図B.3-1に示す。VDDD2V、VDDD3VにそれぞれDC電源を接続し、

VSSSをグランドに接続する。RING START OUT やRING STOP OUT のピンは自己校正回 路に用いられるリングオシレータの波形を測定するピンである。そして、SERECT START、

SERECT STOPのピンによりリングオシレータのON、OFFをすることができる仕様となっ ている。これらは、基板上のスイッチに接続してあり任意で切り替え可能である。START ON、STOP ONは入力であり、ステップ信号を入力することでチップを駆動させることがで きる。45 O1～45 O7はエンコーダ回路つきのTDC(STDC45) の出力であり、45d O1～45 ｄ O45はTDC のダイレクト出力(STDC45d)である。また、90 O1～90 O8はSTDC90の出力と なる。 図B.3-1：評価基盤の入出力図

B.3.2 測定フロー

図B.3-2に測定のフローを示す。測定においてSTDC45 ｄの回路を用いて試作TDC回路の 時間分解能を測定する。さらに、エンコーダつきの回路(STDC45、STDC90)を用いて、自 己校正アルゴリズムの検討を行っていく。ディジタルオシロスコープの機能によってヒス トグラムの取得がかのであるので、それを用いることにする。測定により得られたヒスト グラムはMATLAB等を用いてディジタル誤差補正処理を行う。ヒストグラムエンジンやデ ィジタル誤差補正の回路に関しては今後FPGAでの設計を目標としている。

55

図B.3-2：測定フロー

B.3.3 時間分解能の測定方法

TDCの時間分解能は遅延バッファの遅延時間によるところが大きい。今回はダイレクト 出力のTDC(STDC45d)の一段目のDFFを基準にして測定を行っていく。測定方法としては図

B.3-3に示すように、ともにパルス信号のStart信号とStop信号を入れる。Start信号をStop信 号よりも遅らせておき、Stop信号の遅延を徐々に増やしていく。Stop信号がStart信号よりも 遅くなったら、出力DがLow（0V）からHigh（1.8V）に切り替わる。O0からO45までの切 り替わりを確認して、遅延分解能から線形性（DNL、INL）を確認した。

図B.3-3：時間分解能の測定方法

B.3.4 自己校正アルゴリズムの検討のためのヒストグラム取得

測定によって得られるTDC出力をヒストグラムに蓄積していく。今回の測定ではディジ タルオシロスコープのヒストグラム機能を用いて測定を行った。エンコーダつきTDC回路

56 であるSTDC45、STDC90の両方についてヒストグラムをとることにする。得られたヒスト グラムをディジタル誤差補正し、アルゴリズムの有効性を確認する。

B.4 測定結果

この章では測定結果について示す。 TDCの遅延時間分解能の測定 ・STDC45 の遅延時間分解能 ・STDC90 の遅延時間分解能 自己校正機能を備えた確率的TDCのヒストグラム ・STDC45 のヒストグラム ・STDC90 のヒストグラム について測定を行った。

B.4.1 TDC の遅延時間分解能の測定

試作チップの確率的TDCの遅延時間分解能の測定を行った。主に遅延バッファによる時 間分解能の測定を行い、そのINL、DNL を示す。表B.4-1にTDC 入力信号の設定を示す。 またTDCの動作電圧は1.8[V], 出力バッファ電圧は3.0[V] である。図B.4-1にSTDC45での 遅延時間の結果を示す。 PLSによるTDC の遅延時間分解能が102psであったのに対し、実測による遅延分解能は平 均で101.25[ps] となった。これは、シミュレーションで得られた値と実測とで非常に近い 値となった。また、実測による遅延分解能にはばらつきがあることが確認できた。この時 間分解能のばらつきによりTDC の出力が非線形性を示し、回路性能に影響を及ぼす。 表B.4-1：TDC入力信号の設定

57 図B.4-1：STDC45のDNL、INL 表B.4-2：STDC45の測定結果 続いて、図B.4-2にSTDC90での遅延時間の結果を示す。この結果においても、PLSによる TDCの遅延時間分解能が88psであったのに対し、実測による遅延時間分解能の平均が86.47 であり、非常に近い値を得ることができた。ここでも、遅延バッファの遅延時間のばらつ きが確認できた。 しかし、確率的TDCはDFF間のオフセットばらつきによる高時間分解能が主な特徴であ るが、本測定ではパルスジェネレータの最小分解能が10[ps]であり、確率的TDC 本来の時 間分解能がこれより細かいため測定することができなかった。よって今後は、より高精度 の測定機器を用いて測定を行い、確率的TDC本来の時間分解能とそのばらつきを得たい。 図B.4-2：STDC90 の DNL、INL

58 表B.4-3：STDC90 の測定結果

B.4.2 確率的 TDC のヒストグラム

確率的TDC回路のリングオシレータをONにし、自己校正モードにてヒストグラムを取得 する。測定にはディジタルオシロスコープのヒストグラム機能を用いる。測定の際の設定 環境を表B.4-4に示す。図B.4-3にSTDC45、図B.4-4にSTDC90を測定したヒストグラムを示 す。結果はシミュレーションと同様に遅延バッファでの遅延時間がDFFのオフセットばらつ きによる遅延に比べて大きいため5の倍数のビンのヒストグラムが多くなっている（遅延バ ッファ1個に対し5個のDFF が接続されている）。 表B.4-4：ヒストグラム測定の設定環境

59

図B.4-3：STDC45のヒストグラム

60

B.5 測定結果のディジタル誤差補正

B.5.1 STDC45のディジタル誤差補正

得られたヒストグラムよりDNLを求め逆関数を算出し自己校正する。図B.4-1のSTDC45 のDNLとINLより、非線形性を出し逆関数をかけたものを図B.5-1に示した。これにより図 B.5-2のようなヒストグラムがられる。 図 B.5-1：STDC45 のディジタル誤差補正 図 B.5-2：STDC45 の自己校正後のヒストグラム

61

B.5.2 STDC90 のディジタル誤差補正

得られたヒストグラムよりDNLを求め逆関数を算出し自己校正する。図B.4-2にSTDC90 のDNLとINLより非線形性を出し逆関数をかけたものを図B.5-3に示した。これにより図 B.5-4のようなヒストグラムがられる。 図 B.5-3：STDC90 のディジタル誤差補正 図 B.5-4：STDC90 の自己校正後のヒストグラム

62

B.6 まとめ

本章では試作したチップの設計と測定について述べた。測定結果より得られたヒストグ ラムをディジタル誤差補正し線形性をもった出力を得た。本来はこの非線形性をメモリし 通常動作モードでかけることにより常に線形性をもった出力を得ることが可能となる。測 定によりヒストグラムを得ることで素子のばらつきを目に見えたものにすることができた。 今回はディジタル誤差補正の部分をMATLAB等のツールで処理したが、今後はFPGA等で 前記のようなヒストグラムエンジンやディジタル誤差補正回路の実現を目標に取り組みた い。

63

発表論文

[1] 土井佑太, 伊藤聡志, 西村繁幸, 李恩思, 小林春夫, 高井伸和（群馬大学）「確率的時間 ディジタイザ回路の自己校正技術」電気学会 電子回路研究会、ECT-13-043、明治大 学 (2013 年 3 月 7 日)

[2] Yuta Doi, Satoshi Ito, Shigeyuki Nishimura, Haruo Kobayashi, Nobukazu Takai “ P58 Vernier Stochastic TDC Architecture with Self-Calibration ” AMDE2012, Poster demo session, Gunma (Dec 2012).

[3] 土井佑太、佐久間一哲、石井正道、小林春夫、小林修、高井伸和、新津葵一, 山口隆 弘「高速データ受信回路ジッタ耐性テスト回路の検討」第65 回 FTC 研究会、徳島大 学（2011 年 7 月 14－16 日）

[4] Satoshi Uemori, Masamichi Ishii, Haruo Kobayashi, Yuta Doi, Osamu Kobayashiy, Tatsuji Matsuura, Kiichi Niitsu,Yuta Arakawa, Daiki Hirabayashi, Yuji Yano, Tatsuhiro Gake, Nobukazu Takai, Takahiro J. Yamaguchi, “ Multi-bit Sigma-Delta TDC Architecture with Self-Calibration”, IEEE Asia Pacific Conference on Circuits and Systems,Kaohsiung, Taiwan (Dec. 2012).

[5] Satoshi Uemori, Masamichi Ishii, Haruo Kobayashi, Yuta Doi, Osamu Kobayashi, Tatsuji Matsuura,Kiichi Niitsu, Fumitaka Abe, Daiki Hirabayashi, "Multi-bit Sigma-Delta TDC Architecture for Digital Signal Timing Measurement", IEEE International Mixed-Signals, Sensors, and Systems Test Workshop,Taipei, Taiwan (May 2012). [6] 上森聡史、石井正道、小林春夫、土井佑太、松浦達治（群馬大学）、小林修（STARC)、 新津葵一（群馬大学）「デルタシグマ型タイムデジタイザ・アーキテクチャ」電気学 会栃木・群馬支所主催 研究発表会、ETG-11-25、群馬（2012 年 2 月） [7] 石井正道、上森聡史, 小林春夫、土井佑太、松浦達治（群馬大学）、小林修（STARC), 新津葵一（群馬大学）「デルタシグマ型タイムデジタイザ回路」電気学会栃木・群馬 支所主催 研究発表会、ETG-11-26、群馬（2012 年 2 月） [8] 上森聡史, 土井佑太, 小林春夫, 小林修、松浦達治、新津葵一「シグマデルタ型タイム デジタイザ回路の検討」電気学会電子回路研究会, ECT-11-077, 長崎 (2011 年 10 月 20 日) [9] 石井正道、上森聡史、小林春夫、土井佑太、小林修、松浦達治、新津葵一、「デジタル 信号時間差測定用回路の構成の検討」 第 66 回 FTC 研究会、大分 （2012 年 1 月 20 日） [10] 湯本哲也、西村繁幸、村上健、土井佑太、三田大介、長谷川賀則、壇徹、内藤智洋、 高橋伸夫、坂田浩司、北村 真一、小林 春夫、高井 伸和、新津 葵一「TV チュ ーナ用広帯域ADPLL の高性能化技術」第 12 回 DSPS 教育者会議、ポスター・デモ

64 セッション、東京工業大学 (2010 年 9 月） [11] 西村繁幸、湯本哲也、村上健、土井佑太、 壇徹、内藤智洋、高橋伸夫、坂田浩司、北 村真一、 田邊朋之、三田大介、長谷川賀則、新津葵一、 高井伸和、小林春夫、「完 全デジタルPLL 回路用 タイムデジタイザ回路」電子情報通信学会 ICD サマーワ ークショップ 分科会、広島(2010 年 8 月）