ISSCC 2013にみる
集積化データコンバータの技術動向 (1)
-- 主にセッション15 「データコンバータ技術」から --■ アナログ技術ネットワーク
ATN (Analog Technology Network)
■ 群馬大学 研究・産学連携戦略推進機構 客員教授 科学技術振興機構 東京都市大学 研究員 松浦 達治 ■ 独立行政法人
目次
ISSCC 2013にみる集積化データコンバータの技術動向 1. データコンバータ分野の全体的な開発動向 2. ISSCC2013 ADC発表まとめ 3. セッション15の発表 4. まとめ1. データコンバータ分野の
10 12 14 16 10 M 1 M 100 k 10 k 100 M 1 G 10 G 20 18 10 M 1 M 100 k 10 k 100 M 1 G 10 G Signal Band w idt h ( Hz ) 6 4 8 10 12 14 16 18 20 Resolution (bits) -Op-Amp Free -Higher ft -Op-Amp Free -Higher ft -Higher ft -OSR -Digital assisted 逐次比較 （SAR)ADC Successive approximation 積分型 ADC フラッシュ型 ADC 広帯域ΔΣ ADC ΔΣ ADC パイプライン ADC -Digital assisted -Digital assisted -Digital assisted
A/D変換器のアーキテクチャとその動向
38 26 50 62 74 86 98 110 122 SNR (dB) 動向： 逐次比較ADCの大幅な伸び デジタルアシストの進展A/D変換器のアーキテクチャの動向
1. 逐次比較A/D変換器の大幅な伸び CMOSプロセス微細化に伴って利得が高く帯域の広いオペアンプは 作りづらくなっている。このためオペアンプを使わないアーキテクチャ が伸びる。 中でも逐次比較は、比較器のみがアクティブ回路で、オペアンプフリー のため可能性が高い。15件の発表中8件がSAR-ADC 2. デジタルアシストの進展 高性能を狙うADCでは、インターリーブで高速化を狙ったり、高精度化 を行うために、デジタルアシストが盛んに使われる。 システムLSI搭載用として設計されるADCではデジタル回路を簡単に 搭載できるためが一つの理由で、また高性能の測定機用ADCでは高 性能がキーのため、ためらわずにデジタルアシスト、デジタル補正が使 われる。 3. 低消費電力化・高速化 微細プロセス、低電源電圧の利用などで低電力化も大幅に進展。 ΔΣADCでは、オーバーサンプル周波数が数百MHz～数GHzに高速 化している。微細プロセスで高速クロックが可能になった。ISSCC発表ADCの変換当たりエネルギーの改善
４年ごとの、A/D変換器の電力効率の向上 出典 ISSCC 60年 DVD ナイキスト周波数 当たりの電力 プロセスの進歩と アーキテクチャ・回路の工夫 2000年頃の疑問 ナノスケールで アナログの進歩が 止まるのでは？ 電源電圧の壁 ノイズ等 実際は世界中の 各種イノベーション により進歩は止まら なかった。忘れられていた逐次比較A/D変換方式の急激な伸び
ISSCC発表A/D変換器アーキテクチャの変遷
逐次比較ADC 論文件数
Draxelmayr
X8 T.I. SAR array =Flash like speed with low-power 6b, 600Msps, 10mW 90nm 8b, 1.2Gsps 3.1mW 32nm Single SAR 出典 ISSCC 60年 DVD アンプ不要 半数が
ISSCC 2013発表A/D変換器の電力効率
出典 ISSCC 60年 DVD
従来のFigure of Merit (FoM)
熱雑音考慮のFoM
ISSCC 2013発表A/D変換器の速度向上
バンド幅対SNDR ISSCC 60年 DVD SAR Jitter=1ps Jitter=0.1psISSCC 2013年 発表の高速A/D変換器
No. 方式 論文名 発表 機関 主要応用 プロ セス 電力 FoM 内容特長26.1 ﾌﾗｯｼｭ A 10.3GS/s 6b Flash ADC for 10G Ethernet Applications Broa dcom 10G Ether 40nm 240m W Flashｴﾝｺｰﾀﾞの工夫： 比較器ｵﾌｾｯﾄばら つきを許容する加算方式を提案 26.2 Ti SAR An 11b 3.6GS/s
Time-Interleaved SAR ADC in 65nm
NXP Radar, SDR, Cable Modem 65nm 795m W 4ﾌﾞﾛｯｸ16ｲﾝﾀｰﾘｰﾌﾞのSAR ADC 。ｲﾝﾀｰﾘｰ ﾌﾞﾁｬﾝﾈﾙ間の誤差をﾃﾞｼﾞﾀﾙ補正で精度 を出す。 26.3 Ti Pipelin e A 14b 2.5GS/s
8-way-Interleaved Pipelined ADC with Background Calibration and Digital Dynamic Linearity Correction Agile nt Test and Measurem ent BiCM OS 23.9W 8-ADCｽﾗｲｽTI, Radix=1.7, ﾊﾞｯｸｸﾞﾗｳﾝﾄﾞ校 正、2次、3次の非直線性補正をデジタル ドメインで行う。 26.4 SAR A 3.1mW 8b 1.2GS/s
single-channel asynchronous SAR ADC
with Alternate Comparators for Enhanced Speed in 32nm Digital SOI CMOS IBM 次世代高 速リンク 32nm SOI 3.1mW 単一の逐次比較ADCで最高速度を記録。 比較器2個を交互動作で高速化。自己ｸ ﾛｯｸ。DACに分数Vrefを用いる。
26.5 SAR An 8.6 ENOB 900MS/s
Time-Interleaved 2b/cycle SAR ADC
with a 1b/cycle Reconfiguration for Resolution Enhancement
KAIST Sams ung 明示なし 45nm 10.8m W 2b/cycle SARでの精度の制限要因を改善。 1b/cycleを使って誤差修正を行う。
26.6 SAR A 14b 80MS/s SAR ADC with 73.6dB SNDR in 65nm CMOS ADI 明示なし 65nm 31.1m W SARの速度ﾘﾐｯﾄを改善。Vrefﾘﾝｷﾞﾝｸﾞの防 止。 26.7 Curren t DAC A 12b 1.6GS/s 40mW DAC in 40nm CMOS with >70dB SFDR over Entire Nyquist Bandwidth
台湾 交通 大学
信号発生 40nm 40mW 電流源にﾀﾞｲﾅﾐｯｸｴﾚﾒﾝﾄﾏｯﾁﾝｸﾞ(DEM)で ｽﾌﾟﾘｱｽを低減し、SFDRを改善。
ISSCC 2013年 発表のA/D変換器
No. ！ 方式 論文名 発表 機関 主要応 用 プロセ ス 電力 FoM 内容特長15.1 ΔΣ A 28fJ/conv.-step CT ΔΣMod. With 78dB DR, 18MHz BW… Media Tek 通信用 途等？ 28nm 27.7f J 広帯域(18MHz)低電力連続時間4次ΔΣADC、 高度ﾃﾞｼﾞﾀﾙ化ﾏﾙﾁﾋﾞｯﾄ量子化器 15.2 SAR A 2.2/2.7fJ/conv.-step 10/12b 40ksps SAR ADC…. Eindho ven大 ｾﾝｻｰ ﾈｯﾄﾜｰ ｸ 65nm 2.2fJ 0.6V電源低電力SAR、単位容量0.25fF(!), 比 較器判定時間の長短による平均化数変更 (Data Driven Noise Reduction)
15.3 SAR A 71dB SNDR 50Msps 4.2mW CMOS SAR ADC by SNR
Enhancement… Panaso nic 記載な し 90nm 36.1f J 高精度SAR-ADC： 比較器出力の適応平均化、 熱雑音の適切なバンド幅制限、ｽﾌﾟﾘｯﾄCｱﾚｲ の容量ﾐｽﾏｯﾁをﾉｲｽﾞｼｪｰﾌﾟﾄﾞﾃﾞｨｻﾞｰで対策 15.4 ΔΣ A 1V 14b Self-Timed Zero-Crossing-Based Incremental ΔΣADC Delft大 ｾﾝｻｰ ﾈｯﾄﾜｰ ｸ 0.16u m 1480 fJ 高精度ｲﾝｸﾘﾒﾝﾀﾙΔΣADCを、信号変化が発 生するﾀｲﾐﾝｸﾞで自己ｸﾛｯｸにより動作させる。 増幅の完了はZCB-SCで検出する。 15.5 Zoom -ADC
A 6.3uW 20b Incremental Zoom-ADC with 6ppm INL and 1uV Offset
Yonsei 大 Delft大 ｾﾝｻｰ 0.16u m - 6bit逐次比較による粗ADC+ｲﾝｸﾘﾒﾝﾀﾙ ΔΣADCによる高精度変換の組合せ。SARの 残差信号をΔΣAD変換する。119.8dB高い! 15.6 DAC A 20b Clockless DAC with
Sub-ppm-Linearity 7.5nV/√Hz-Noise and 0.05ppm/℃-Stability ADI 高精度 電圧設 定用 0.6um 5V/30 VBiC - 20bit ｾｸﾞﾒﾝﾄR-2R型。薄膜抵抗。30V CMOS SW。工場出荷時ｷｬﾘﾌﾞﾚｰｼｮﾝ。INL劣化3要 因を改善。INL<1ppm 15.7 SAR A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s SAR ADC with Charge-Averaging DAC 台湾交 通大学 ｾﾝｻｰ ﾈｯﾄﾜｰ ｸ 90nm 5.2fJ 容量DACの駆動法の工夫で、Cの下側端子 をGNDとVrefに切替える代わりに、2Cの平均 を取る。(Charge Averaging SW)低電力化 15.8 Pipe-line ADC
Adaptive Cancellation of Gain and Nonlinearity Errors in Pipelined ADCs Asahi Kasei UCSD 14b 60MS/s 0.18u m - ｱﾝﾌﾟ有限ｹﾞｲﾝによるＳＣ回路の伝達誤差を 誤差ｱﾝﾌﾟで補正。誤差ｱﾝﾌﾟのｹﾞｲﾝ(1/f’)を LMSで合わせる。ﾒｲﾝｱﾝﾌﾟのﾉｲｽﾞは低減。
超低電力(97nW)逐次比較ADC
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
センサーノード用超低電力逐次比較ADC ・精度と電力の問題 －高精度のマッチング (C-DAC) →セグメント型DAC(温度計符号+バイナリー)でDNL低減と電力低減 －低雑音 (S&H, DAC, 比較器) －電力増加: 6dB SNRが増加するごとに４倍 → FoMは悪化 ・データ駆動の雑音低減手法 －比較器の電力増加： <33% 6dB雑音を低減するのに
・最終結果： 2.2fJ/conv. Step @ 10.1bit ENOB、 12bit 40kS/s 97nW
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (1/11) SAR ADC アーキテクチャ ・10～12bit分解能をサポート。 ・単一 0.6V電源/リファレンス ・40kS/sまでのフレキシブル速度向けのダイナミック設計 ・ローカルなオーバーサンプルクロック発生回路
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (2/11)
DAC
・雑音の要求からCtotal=1pF
・12bit ADC → 4096素子 → 250aF単位容量
・電力低減のため、4MSBsは温度計符号のエンコーダー
・キャリブレーションやトリミングなし。 ・4MSBの温度計符号エンコーディング → DNL改善
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (3/11) ダイナミック比較器 比較器： 電力とノイズ ・ADC全体にとって、比較器の電力は クリティカル ・有効ビット(ENOB)を達成するうえで、 入力換算雑音はクリティカル ・アナログスケーリング －雑音を2倍(6dB)低減するには 電力を４倍にする必要がある。 ・ゴール： より効率的なノイズ低減手法。 → 平均化法（多数決比較）
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (4/11) 比較器の判定時間 ・比較器の判定が十分早い場合 → ノ イズクリティカルではない。 ・比較器の判定が非常に遅い場合 → ノイズクリティカルである。 効率的な比較器のストラテジー 時間関数の比較器入力 ・比較器の上記決定はノイズクリティカル。 ・もしどの決定がクリティカルかわかるなら、 －クリティカルでない場合： ノイジーで低電力の比較器でよい。 －クリティカルな場合： 多数決論理を適用する。 ・クリティカルな場合をどのように検出するか？
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (5/11) データドリブン・ノイズリダクション(DDNR) 早期終了の場合 ・多数に到達 ・高速判定が起きた。 DDNRの時間領域動作
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (6/11) DDNRの優位性 ・雑音スペックがそれ程厳しくない比較器が1個でよい。 ・大多数がデジタルの実現方法である。 ・ソフトウエアで改善可能（サンプル回数を変更するなど） ・DAC雑音も平均化される。 ・電力効率が良い： 例： 12bit ADCの6dB雑音低減では、 －11+5=16回の比較 → <+33% ーもしアナログスケーリングを使うと、４倍電力 → +300%
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (7/11)
チップ写真 65nm CMOS
・全体面積： 0.076mm2
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (8/11)
40kS/sでの fin対ENOB
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (9/11) 実測スペクトラムと有効ビット(ENOB) finがナイキスト 周波数に近い スペクトラム
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (10/11) 超低消費電力 ADC 性能まとめ ・最高のENOB: 10.1 bit ・最高の電力効率： 2.2fJ/conversion-step
15.2 A 2.2/2.7fJ/conv.-step 10/12b 40kS/s SAR
ADC with Data-Driven Noise Reduction
Eindhoven工科大 (11/E) 結論 ・データドリブン・ノイズリダクション技術 －ビット判定信頼性の検出と、選択的な雑音低減 －33%以下の電力増だけでの比較器雑音の6dB低減 （アナログで雑音低減設計を行うとx4で+300%電力増） ーDAC雑音の低減 ・250aF要素容量を用いた、セグメント型DAC －（本来持っている）10bit精度 －INLで制限された12bit分解能 ・内部のオーバーサンプルクロック発生回路 ・最先端のFoMである、2.2fJ/conversion-stepで、10.1bitの 有効ビット・高精度化を達成。
高SNDR-逐次比較ADC
・パナソニックからの高性能ADC報告
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
・電力効率が高く、SNDRが70dB以上になる、SARのSNDR改善技術を３つ提案した。 ー適応トラッキング平均化法 ーフィルタードDAC ーノイズシェープドディザー ・高精度アンプも、高い電源電圧も必要ない。 ・実装が容易 ・通常のSARへわずかな回路の追加でよい。 ・微細デジタルプロセスに適す。
13bit SAR-ADCの基本的な雑音・スプリアス源
このほかは、サンプリング雑音、スイッチ歪、等
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (1/14)
DAC雑音 比較器雑音
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (2/14) 提案する３つの方法 DAC雑音 比較器雑音 スパー/トーン ﾌｨﾙﾀｰﾄﾞ DAC 適応ﾄﾗｯｷﾝｸﾞ 平均化法 ﾉｲｽﾞｼｪｰﾌﾟﾄﾞ ﾃﾞｨｻﾞｰの注入
・3つのSNR改善技術を組込んだADC
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (3/14)
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (4/14) 比較器の雑音と電力 → 平均化による、σの緩和、とSNRの改善 σ<0.3LSB → σ=0.6LSB,電力 ¼ ＋平均化 (1)適応トラッキング平均化法
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (5/14) SNRを改善するための平均化 1. 高精度アンプが必要ない 2. オーバーサンプルに比べ非常に高速 3. 逐次比較に適している 課題 LSBの決定だけを8回繰り返す。 平均化に必要な時間： 0.6ns x 8 =4.8ns (1)適応トラッキング平均化法 単純な平均化ではうまく動作しない。 DACの出力は、雑音が分布している範囲に入らねばならない。
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (6/14) 提案１： トラッキング平均化法 予備DACをアップデート → 雑音範囲に保つ 整定が終了したことを示す最初 の01/10トグルパターンを検出。 そこから平均化。 提案２： 適応平均化 整定途中のコードの平均化は、 かえって誤差になる。 整定過程
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (7/14) (2)フィルタードDAC DAC雑音モデル 25GHz Cpを増加させると、入力レンジが減衰する。 DAC雑音は2個のバンド幅で決定される。 提案するフィルタードDAC
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (8/14) 容量ミスマッチにより生じるスパー・ トーンのスメアー (3)ノイズシェープドディザー ディザーの注入 ファインDACをディザー の注入に再利用 低周波応用： ノイズシェープドディザー ナイキストバンド応用： 白色・ノイズシェープドディザー
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (9/14) (3)ノイズシェープドディザー ノイズシェープド・ディザーの必要性 多値 入力レンジが小さくなるのを避けるために一様なコード分布が必要
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (10/14) (3)ノイズシェープドディザー 一様ノイズシェープド・ディザーをどう作るか？ 無相関の2次ΔΣ変調器 多値、 一様 等間隔 ﾉｲｽﾞｼｪｰﾌﾟ
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (11/14)
・2.3MHz入力、50MS/sでのスペクトラム、SNDR/SNR 対fin
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (12/14) 実測FFT (ナイキストバンド） 元のADC +フィルタードDAC +平均化 +ノイズシェープドディザー Fsample: 50MS/s, Fin=2.3MHz)
・70dB SNDR以上のSAR ADCとの性能比較
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (13/14)
15.3 A 71dB-SNDR 50MS/s 4.2mW CMOS SAR
ADC by SNR Enhancement Utilizing Noise
パナソニック (14/E)
FoM-S 対 SNDR
高精度
ΔΣADC
・高速逐次比較ADCで行われているような、非同期・自己クロックをΔΣADCに 採用したアイデア。 ・オペアンプの整定終了は検出が難しいので、ｾﾞﾛクロッシングベースの積分器 で整定終了を検出するようにした。 15.4 A 1V 14b Self-Timed Zero-Crossing-Based Incremental ΔΣADC ・ADCは、頻度の少ない不 規則な環境変数変化の補 足に使われる。 ・高周波の連続動作する オーバーサンプリングクロッ クは、エネルギー 効率が悪い。15.4 A 1V 14b Self-Timed Zero-Crossing-Based Incremental ΔΣADC デルフト大 (1/11) 整定メカニズムの変更 電圧整定完了を どのように検出す るか？ ゼロ・クロッシングベース (ZCB)積分器の動作原理
15.4 A 1V 14b Self-Timed Zero-Crossing-Based Incremental ΔΣADC デルフト大 (2/11) 自己クロック型 ZCB積分器のタイミング 同期ZCB積分器の タイミング
・自己クロック型インクリメンタルΔΣADCのブロック図
15.4 A 1V 14b Self-Timed Zero-Crossing-Based
Incremental ΔΣADC
デルフト大 (3/11)
・インバータ型ZCD(Zero-Crossing Detector)とCLSゲーテッド電流源
15.4 A 1V 14b Self-Timed Zero-Crossing-Based
Incremental ΔΣADC
デルフト大 (4/11)
1積分器の制御信号の詳細タイミング図
15.4 A 1V 14b Self-Timed Zero-Crossing-Based
Incremental ΔΣADC
デルフト大 (5/11)
15.4 A 1V 14b Self-Timed Zero-Crossing-Based Incremental ΔΣADC デルフト大 (6/11) チップ写真 ・0.16um 1P6M CMOS ・電源電圧 1V ・消費電流 20uA ・面積： 0.45mm2 （パッドは除外）
分解能vsサイクル数N 15.4 A 1V 14b Self-Timed Zero-Crossing-Based Incremental ΔΣADC デルフト大 (7/11) 216-点 ビットストリーム FFT (Kaiser window) 14.8bit 19.9uVrms 雑音
15.4 A 1V 14b Self-Timed Zero-Crossing-Based Incremental ΔΣADC デルフト大 (8/11) ・実測直線性(INL)と入力電圧の関数の変換時間 積分非直線性 (INL) @14bit出力コード （0.7V入力換算フル スケール） 変換時間 変換時間 < 0.75ms, フル入力レンジ
15.4 A 1V 14b Self-Timed Zero-Crossing-Based
Incremental ΔΣADC
デルフト大 (9/11)
15.4 A 1V 14b Self-Timed Zero-Crossing-Based
Incremental ΔΣADC
デルフト大 (10/11)
15.4 A 1V 14b Self-Timed Zero-Crossing-Based Incremental ΔΣADC デルフト大 (11/E) 結論 ・世界で初めて自己クロック型インクリメンタルΔΣADCを実現した。 ・スイッチドキャパシタ積分器の動作は電荷転送の完了の検出で 駆動される。 ・このためゼロクロス検出回路を適用している。 －線形な電荷転送のために、コリレーテッドレベルシフティングを 適用した。 －電力効率のため、インバータベースのZCDを用いた。 ・プロトタイプは14bit分解能と直線性を達成し、また電力効率は 現在までの最高の効率と同じを実現した。
ｲﾝｸﾘﾒﾝﾀﾙ
ΔΣADCと逐次比較ADCを
組合せた高精度ADCの高速化
・デルフト大学
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
・インクリメンタルΔΣADCs
応用： ブリッジ変換器（トランスジューサ）、スマートセンサー 必要性能： 高精度
直線性、高分解能
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
Yonsei大&デルフト大(1/11) ΔΣADCのズーム変換 （2ステップ変換） 粗変換： ナイキストADCで、整数部”n”を高速に見つける。 低分解能のADC 密変換： ΔΣADCで、分数部“μ”を正確に見つける。 単純なΔΣADC （次数、内部量子化器ビット数、fs周波数 ↓）
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
20bインクリメンタルΔΣADCの設計のパラメータ
6bit Zoom+1bit, 2次ΔΣADC
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
20b インクリメンタル ズームADC ・粗ADCがΔΣADCのDAC参照電圧を決める。 ・粗ADCの誤差 ⇒ 間違った n、および ファインステップでのクリッピング。 ・ファイン変換レンジを2倍化。 ⇒ クリッピングをせず安定なために、 ・Viを(K+0.5)VLSBと比較する。 ⇒ 変換レンジの決定。 2次ﾌｨｰﾄﾞ ﾌｫﾜｰﾄﾞ型 ｼｽﾃﾑﾚﾍﾞﾙ ﾁｮｯﾋﾟﾝｸﾞで 残留ｵﾌｾｯﾄ 10uVを1uVへ Yonsei大&デルフト大(3/11)
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
ﾀﾞｲﾅﾐｯｸｴﾚﾒﾝﾄﾏｯﾁﾝｸﾞ(DEM)を用いたDAC
・DACの線形性
⇒ DEMによる改善
⇒ DACの平均化された出力値はサイクル(N)が進むにつれ高精度化される。
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
・簡単化したｼﾝｸﾞﾙｴﾝﾄﾞの回路図 簡単化した回路図
・実際の実装は疑似差動回路
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
インバータベース積分器 ・オートゼロを行ったインバータはアンプとして使うことができる。 ⇒ 1/f雑音の改善、gm/I比が最大になる。 ・インバータベース回路のPVT変動は大きい。 ⇒ フローティング電流源Iを使うことで,PVT変動に対する抑圧効果を改善。 Yonsei大&デルフト大(6/11)
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
Yonsei大& デルフト大 (7/11)
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
Yonsei大& デルフト大 (8/11) 実測INL ・DEMオフ ・DEMオン ・INLの改善： 180ppm ⇒ 6ppm
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
Yonsei大& デルフト大 (9/11)
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
Yonsei大& デルフト大 (10/11)
チップ写真 (0.16um CMOS)
15.5 A 6.3uW 20b Incremental Zoom-ADC with
6ppm INL and 1uV Offset
Yonsei大&デルフト大(11/E) 性能まとめと比較 ・SAR+ΔΣADC方式で、高精度 ｲﾝｸﾘﾒﾝﾀﾙズームADC方式を 提案。 ・新しいインバータ形式積分器と いくつかのダイナミック誤差 補正技術を適用した。 ・ADCは、119.8dB SNRと、1uV オフセットと、6ppmのINLを、 わずか0.375mm3の面積と、 6.3uWで達成した。 ・今までの最新技術よりも１桁 エネルギー効率が改善されて いる。 結論
低電力逐次比較ADC
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
開発の動機
・サンプリング周波数を大きく 変更できる、エネルギー効率 の良いSAR ADCを開発。
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
台湾交通 大学(1/12)
従来のSAR ADC
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
台湾交通 大学(2/12)
提案するSAR ADC
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
台湾交通 大学(3/12)
電荷平均スイッチングDAC
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
台湾交通 大学(4/12)
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
DACスイッチング法の比較 ・セットアンドダウンによるコモンモード電圧シフト －線形性性能が劣化 ・MCSのExtra参照電圧 －参照電圧発生回路に電力が必要 －他の雑音源や非線形性問題を発生させる。 ・CAS法の低変換エネルギー －小さなスイッチによるダイナミック・ショート回路の低電力性 －参照電圧の擾乱の最小化 台湾交通大学(5/12)
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
・提案SAR ADCの回路図
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
15.7 A 2.4-to-5.2fJ/conv.-step 10b 0.5-to-4MS/s
SAR ADC with Charge-Average SW DAC in 90nm
台湾交通大学(12/E) 結論 ・電荷平均スイッチング法によるDACを提案した。 －変換フェースでのDAC高速充放電動作を低減 －低電源電圧にもかかわらず直線性を保持することができた。 －余分な参照電圧(Vcom)は必要ない。 ・広いサンプリング周波数範囲を持つ、高効率なSAR ADCを達成。 －FoMで、2.4～5.2 fJ/conversion-step －サンプリングレートは、0.5～4MS/s
ﾊﾟｲﾌﾟﾗｲﾝADCの誤差補正
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
・ファインリソグラフィー（微細化CMOS）でアナログLSIの速度とマッチングは 改善されるが、低電圧オペアンプで低利得の制約がつく。 ・そのため、ゲインと非直線性の問題をデジタルキャリブレーションするか、 SARのようなオペアンプを使用しないアーキテクチャにするか、 時間領域、さらには比較器ベースのADCにするか？が課題。 ・本報告では、パイプラインADCオペアンプの低ゲインの制約を除去する方法 を提案する。 本研究の動機
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
旭化成
UCSD(1/9)
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
旭化成
UCSD(2/9)
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
旭化成
UCSD(3/9)
・Sign-Sign LMS適応
(1/f’-1/f)の符号を得るために、ディザーしたデジタル値 DVrefと理想的なVrefを比較して符号を得る。
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
旭化成 UCSD(4/9) ・メインオペアンプと1/f’アンプ ・2段オペアンプ ・カスコード不使用 ・ゲインブースト不使用 ・低電圧で動作 ・出力振幅大 ・デジタルゲイン制御でバイアス電流を 調整。 ・メインアンプが1段アンプなら、より広い 制御範囲と、より細かいステップが必要。
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
旭化成
UCSD(5/9)
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
・最適ゲイン設定
・ゼロフォーシングLMSフィードバックに おいて、ゲイン制御コードを最適に 設定すると、SNR, SNDR, SFDRは 最大になる。
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
旭化成
UCSD(7/9)
・ゲイン&非線形性キャンセルの前後のINL (14bit LSB) ・INL測定値
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
旭化成
UCSD(8/9)
・ゲイン&非線形性キャンセルの前後のFFT ・FFT測定値
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
旭化成
UCSD(9/9)
・チップ写真
・SHなし、3bit/ステージ、14bit, 60MS/s パイプラインADC
15.8 Adaptive Cancellation of Gain and
Nonlinearity in Pipelined ADCs
旭化成 UCSD(10/E) ・測定結果のまとめ ・結論 ・オペアンプのゲインと非線形性に 無関係に、正確な段間電圧伝達 関数が得られる。 ・1パラメータのゼロ・フォーシング LMSフィードバックで、オペアンプに 誘導された誤差がその発生源の ごく近くで消去される。 ・非線形性とノイズの適応キャンセル によって、低電源電圧と低電力で 高いSFDRのパイプラインADCが 設計可能になる。
広帯域 連続時間
ΔΣADC
15.1
A 28fJ/conv.-step CT ΔΣModulator
with 78dB DR and 18MHz BW in 28nm
・連続時間ΔΣ変調器の設計上の挑戦 ・低電力技術 ・デジタル・オペアンプバンド幅補償 ・高度にデジタル化されたマルチビット量子化器 ・DACの誤差補正オペアンプバンド幅補償を行った4次9レベル連続時間ΔΣ変調器
15.1
A 28fJ/conv.-step CT ΔΣModulator
with 78dB DR and 18MHz BW in 28nm
Media Tek社(1/7)
デジタルELD補償 (Excess Loop Delay) P. Fontaine ISSCC 2005
・埋込みフィードバックを用いた入力追跡電源オン方式を用いた デジタル化量子化器 → 低電力化
15.1
A 28fJ/conv.-step CT ΔΣModulator
with 78dB DR and 18MHz BW in 28nm
Media Tek社(2/7) 補間により分解能を 増加させる 9比較器の内 4個をオン 640Mspsで0.3mW以下・ノイズ伝達関数を用いたDAC誤差のシェーピング原理
15.1
A 28fJ/conv.-step CT ΔΣModulator
with 78dB DR and 18MHz BW in 28nm
Media Tek社(3/7) DAC ﾐｽﾏｯﾁ・DACミスマッチシェーピング前後の出力スペクトル
15.1
A 28fJ/conv.-step CT ΔΣModulator
with 78dB DR and 18MHz BW in 28nm
Media Tek社(4/7)
・18MHzバンド幅640MS/sでの入力振幅対SNDR
15.1
A 28fJ/conv.-step CT ΔΣModulator
with 78dB DR and 18MHz BW in 28nm
Media Tek社(5/7)
15.1
A 28fJ/conv.-step CT ΔΣModulator
with 78dB DR and 18MHz BW in 28nm
Media Tek社(6/7) ・チップ写真 プロセス 28nm CMOS 面積 0.4 x 0.2 mm2性能まとめと、広帯域連続時間ΔΣADCとの比較
15.1
A 28fJ/conv.-step CT ΔΣModulator
with 78dB DR and 18MHz BW in 28nm
Media Tek社(7/7) ・結論 ・低電力設計方針 -デジタルELD補償 -オペアンプバンド幅 補償 -高度にデジタル化 されたマルチビット 量子化器 -デジタル補正 ・回路要求性能の緩和4. まとめ (1)
1. 逐次比較A/D変換器の大幅な伸び 高SNDR側の記録ではパナソニックから、３つの雑音低減技術を組込 んだSAR-ADCが発表され、50MS/sで71dBのSNDRを4.2mWで達 成された(15.3)。 SARの低電力側では、ｾﾝｻｰﾈｯﾄﾜｰｸ用の10bit/12bit, 40ksps 97nW ADC (15.2)、 10b, 4MS/s 11uW ADC(15.7)などがある。4. まとめ (2)
2. デジタルアシストの進展 旭化成はパイプラインADCの有限利得誤差と非直線性による誤差を デジタルアシストにより補正する方法を提案した(15.8) 3. その他の進展 高精度ADCではインクリメンタルΔΣ方式を、逐次比較ADCを初段に 用いて2ステップ化することで高精度と変換時間の短縮が図られた (15.5)。 DACの発表（20bitクロックレスDAC(15.6)は紹介を省略した。参考文献： 1) ISSCC 2013 Digest of Technical Papers, 2) ISSCC 2013 Visuals Supplement
1976年 東大・工・計数卒, 1978 同大大学院修士課程了 1978年 日立製作所・中央研究所入所 アナログ信号処理LSI、画像信号処理LSI、AD/DA変換器 ミックストシグナルLSI等について研究 1995年 日立製作所・半導体グループ 2003年 株式会社ルネサステクノロジ（発足） 2010年 ルネサスエレクトロニクス株式会社（発足） 技術開発本部、ミックスドシグナルコア開発統括部 主管技師長 2011年 シニアエクスパート 2012年11月 独立行政法人科学技術振興機構 FIRST合原最先端数理モデルプロジェクト研究員 東京都市大学在勤 IEEE, IEICE会員 1996-2002年 CICC技術プログラム委員 2006-2010年 ISSCC技術プログラム委員 2010年～群馬大学産学連携・先端研究推進本部 客員教授 工学博士 (東工大）
