LTC 利得をデジタルでプログラム可能なゼロドリフト高精度計装アンプ

(1)

1

6915fb

LTC6915

標準的応用例

特長

■

14 レベルでプログラム可能な利得

■

利得の影響を受けないCMRR：125dB

■

利得精度：0.1%（標準）

■

最大オフセット電圧：10μV

■

最大オフセット電圧ドリフト：50nV/ C

■

レール・トゥ・レール入出力

■

パラレルまたはシリアル（SPI）インタフェースによる利得

設定

■

電源動作：2.7V～±5.5V

■

ノイズ：2.5μV

_P-P

（0.01Hz～10Hz、標準）

■

16ピンSSOPパッケージと12ピンDFNパッケージ

アプリケーション

■

熱電対アンプ

■

電子式秤

■

医療用機器

■

ストレイン・ゲージ・アンプ

■

高分解能データ収集

概要

LTC

®

_{6915は利得をプログラム可能な高精度計装アンプです。}

パラレルまたはシリアルのインタフェースを介して、利得を0、

1、2、4、8、16、32、64、128、256、512、1024、2048、4096のい

ずれかにプログラム可能です。プログラムされた利得と関係

なく、CMRRは5Vの単電源で標準125dBです。オフセットは

10μV以下、オフセット温度ドリフトは50nV/ C以下です。

LTC6915はcharge balanced sampled data 技法を使用して差

動入力電圧をシングルエンド信号に変換してから、次いで、ゼ

ロドリフト・オペアンプによって増幅します。

差動入力はレール・トゥ・レールで動作し、シングルエンド出力

はレール・トゥ・レールで振幅します。LTC6915は2.7Vという

低電圧の単電源アプリケーションで使用可能です。また、 5V

の両電源でも使用可能です。16ピンSSOPパッケージと12ピ

ンDFN表面実装パッケージで供給されます。

L、LT、LTC、LTM、Linear TechnologyおよびLinearのロゴはリニアテクノロジー社の登録商標です。その他すべての商標の所有権は、それぞれの所有者に帰属します。

利得をデジタルで

プログラム可能な

ゼロドリフト高精度計装アンプ

シリアル・インタフェースを通して利得がプログラムされる差動ブリッジアンプ – + 3V RESISTOR ARRAY

MUX _LATCH4-BIT

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 8-BIT SHIFT-REGISTER HOLD_THRU µP TO OTHER DEVICES CS(D0) D_IN(D1) CLK(D2) DOUT(D3) PARALLEL_SERIAL IN+ IN_ 3 2 11 6 7 8 9 R < 10k C_S C_H LTC6915 SSOP PACKAGE 0.1µF V+ V– SHDN DGND 13 5 16 10 1 4 OUT REF 15 14 CF 6915 TA01 SENSE 3V

(2)

2

6915fb

LTC6915

絶対最大定格

全電源電圧（V

+

_～V

–

_{）... 11V}

入力電流 ... ±10mA

|V

IN+

– V

REF

| ... 5.5V

|V

IN–

– V

REF

| ... 5.5V

|V

+

_{– V}

DGND

| ... 5.5V

|V

DGND

– V

–

| ... 5.5V

デジタル入力電圧 ... V

–

_～V

+

動作温度範囲

LTC6915C ... –0°C～70°C

LTC6915I ... –40°C～85°C

LTC6915H ... –40°C～125°C

動作温度範囲

（GNパッケージ） ...150°C

（DFNパッケージ） ...125°C

保存温度

（GNパッケージ） ... –65°C～150°C

（DFNパッケージ） ... –65°C～125°C

リード温度（半田付け、10秒） ...300°C

（Note 1） 12 11 10 9 8 7 13 V– 1 2 3 4 5 6 V+ OUT REF PARALLEL_SERIAL DGND DOUT(D3) IN– IN+ V– CS(D0) DIN(D1) CLK(D2) TOP VIEW DE12 PACKAGE 12-LEAD (4mm × 3mm) PLASTIC DFN TJMAX = 125°C, θJA = 160°C/W

EXPOSED PAD (PIN 13) IS V–_{, MUST BE SOLDERED TO PCB}

TOP VIEW

GN PACKAGE 16-LEAD NARROW PLASTIC SSOP

1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 SHDN IN– IN+ V– HOLD_THRU CS(D0) DIN(D1) CLK(D2) V+ OUT SENSE REF NC PARALLEL_SERIAL DGND DOUT(D3) TJMAX = 150°C, θJA = 135°C/W

ピン配置

発注情報

鉛フリー仕様 テープアンドリール 製品マーキング パッケージ 温度範囲

LTC6915CDE#PBF LTC6915CDE#TRPBF 6915 12-Lead (4mm × 3mm) Plastic DFN 0°C to 70°C

LTC6915IDE#PBF LTC6915IDE#TRPBF 6915I 12-Lead (4mm × 3mm) Plastic DFN –40°C to 85°C

LTC6915CGN#PBF LTC6915CGN#TRPBF 6915 16-Lead Narrow Plastic SSOP 0°C to 70°C

LTC6915IGN#PBF LTC6915IGN#TRPBF 6915I 16-Lead Narrow Plastic SSOP –40°C to 85°C

LTC6915HGN#PBF LTC6915HGN#TRPBF 6915H 16-Lead Narrow Plastic SSOP –40°C to 125°C

鉛フリー仕様 テープアンドリール 製品マーキング パッケージ 温度範囲

LTC6915CDE LTC6915CDE#TR 6915 12-Lead (4mm × 3mm) Plastic DFN 0°C to 70°C

LTC6915IDE LTC6915IDE#TR 6915I 12-Lead (4mm × 3mm) Plastic DFN –40°C to 85°C

LTC6915CGN LTC6915CGN#TR 6915 16-Lead Narrow Plastic SSOP 0°C to 70°C

LTC6915IGN LTC6915IGN#TR 6915I 16-Lead Narrow Plastic SSOP –40°C to 85°C

LTC6915HGN LTC6915HGN#TR 6915H 16-Lead Narrow Plastic SSOP –40°C to 125°C

さらに広い動作温度範囲で規定されるデバイスについては、弊社または弊社代理店にお問い合わせください。鉛フリー仕様の製品マーキングの詳細については、http://www.linear-tech.co.jp/leadfree/ をご覧ください。テープアンドリールの仕様の詳細については、http://www.linear-tech.co.jp/tapeandreel/ をご覧ください。

(3)

3

6915fb

LTC6915

電気的特性

lは全動作温度範囲の規格値を意味する。それ以外はT_A = 25 Cでの値。

SYMBOL PARAMETER CONDITIONS MIN TYP MAX UNITS

V+_{= 3V, V}–_{= 0V, V}_REF_{= 200mV}

Gain Error (Note 2) AV = 1 (RL =10k) l –0.075 0 0.075 %

Gain Error (Note 2) AV = 2 to 32 (RL = 10k) l –0.5 0 0.5 %

Gain Error (Note 2) AV = 64 to 1024 (RL = 10k) l –0.6 –0.1 0.6 %

Gain Error (Note 2) AV = 2048, 4096 (RL = 10k) l –1 –0.2 1.0 %

Gain Nonlinearity AV = 1 l 3 15 ppm

VOS Input Offset Voltage (Note 3) VCM = 200mV –3 ±10 µV

Average Input Offset Drift (Note 3) TA = –40°C to 85°C

TA = 85°C to 125°C

l

l ±100±50 nV/°C nV/°C

IB Average Input Bias Current (Note 4) VCM = 1.2V l 5 10 nA

IOS Average Input Offset Current (Note 4) VCM = 1.2V l 1.5 3 nA

en Input Noise Voltage DC to 10Hz 2.5 µVP-P

V+_{= 3V, V}–_{= 0V, V}_REF_{= 200mV}

CMRR Common Mode Rejection Ratio AV = 1024, VCM = 0V to 3V, LTC6915C

AV = 1024, VCM = 0.1V to 2.9V, LTC6915I AV = 1024, VCM = 0V to 3V, LTC6915I AV = 1024, VCM = 0.1V to 2.9V, LTC6915H AV = 1024, VCM = 0V to 2.97V, LTC6915H l l l l l 100 100 95 100 85 119 119 119 dB dB dB dB dB

PSRR Power Supply Rejection Ratio (Note 5) VS = 2.7V to 6V l 110 116 dB

Output Voltage Swing High (Referenced to V–₎ _{Sourcing 200µA}

Sourcing 2mA l l 2.95 2.75 2.98 2.87 V V

Output Voltage Swing Low (Referenced to V–₎ _{Sinking 200µA}

Sinking 2mA

l

l 13018 30050 mV mV

Supply Current, Parallel Mode No Load at OUT, VCM = 200mV l 0.88 1.3 mA

Supply Current, Serial Mode (Note 6) No Load at OUT, Capacitive Load at

DOUT (CL) = 15pF, Continuous CLK

Frequency = 4MHz, CS = LOW, Gain Control Code = 0001

l 1.1 1.65 mA

Supply Current Shutdown VSHDN = 2.7V (Hardware Shutdown)

VSHDN = 1V, Gain Control Code = 0000

(Software Shutdown) l l 1 125 1804 µA µA SHDN Input High l 2.7 V SHDN Input Low l 1 V

SHDN and HOLD_THRU Input Current (Note 2) l 5 µA

Internal Op Amp Gain Bandwidth 200 kHz

Slew Rate 0.2 V/µs

Internal Sampling Frequency 3 kHz

V+_{= 5V, V}–_{= 0V, V}_REF_{= 200mV}

Gain Error (Note 2) AV = 1 (RL = 10k) l –0.075 0 0.075 %

Gain Error (Note 2) AV = 2 to 32 (RL= 10k) l –0.5 0 0.5 %

Gain Error (Note 2) AV = 2048, 4096 (RL = 10k) l –1 –0.2 1 %

(4)

4

6915fb

LTC6915

VOS Input Offset Voltage (Note 3) VCM = 200mV –3 ±10 µV

TA = 85°C to 125°C

l ±50

±100 nV/nV/°C°C

Average Input Bias Current (Note 4) VCM = 1.2V l 5 10 nA

IOS Average Input Offset Current (Note 4) VCM = 1.2V l 1.5 3 nA

CMRR Common Mode Rejection Ratio AV = 1024, VCM = 0V to 5V, LTC6915C

AV = 1024, VCM = 0.1V to 4.9V, LTC6915I AV = 1024, VCM = 0V to 5V, LTC6915I AV = 1024, VCM = 0.1V to 4.9V, LTC6915H AV = 1024, VCM = 0V to 4.97V, LTC6915H l l l l l 105 105 95 100 85 125 125 125 dB dB dB dB dB

Output Voltage Swing High Sourcing 200µA

Sourcing 2mA

l

l 4.95 4.80 4.99 4.93 V V

Output Voltage Swing Low Sinking 200µA

Sinking 2mA l l 12017 30050 mV mV

V+_{= 5V, V}–_{= 0V, V}_REF_{= 200mV}

Supply Current, Parallel Mode No Load at OUT, VCM = 200mV l 0.95 1.48 mA

l 1.4 2 mA

Supply Current, Shutdown VSHDN = 4.5V (Hardware Shutdown)

(Software Shutdown)

l

l 1352 20010 µA µA

SHDN Input High l 4.5 V

SHDN Input Low l 1 V

Slew Rate 0.2 V/µs

V+_{= 5V, V}–_{= –5V, V}_REF_{= 0V}

Gain Error (Note 2) AV = 1 (RL = 10k) l –0.075 0 0.075 %

Gain Error (Note 2) AV = 2 to 32 (RL = 10k) l –0.5 0 0.5 %

Gain Error (Note 2) AV = 2048, 4096 (RL = 10k) l –1 –0.2 1 %

Gain Nonlinearity AV = 1 l 3 15 ppm

VOS Input Offset Voltage (Note 3) VCM = 0mV 5 ±20 µV

TA = 85°C to 125°C

l

l ±100±50 nV/°C nV/°C

IOS Average Input Bias Current (Note 4) VCM = 1V l 4 10 nA

Average Input Offset Current (Note 4) VCM = 1V l 1.5 3 nA

電気的特性

(5)

5

6915fb

LTC6915

CMRR Common Mode Rejection Ratio AV = 1024, VCM = –5V to 5V, LTC6915C

AV = 1024, VCM = –4.9V to 4.9V, LTC6915I AV = 1024, VCM = –5V to 5V, LTC6915I AV = 1024, VCM = –4.9V to 4.9V, LTC6915H AV = 1024, VCM = –5V to 4.97V, LTC6915H l l l l l 105 105 100 100 90 123 123 123 dB dB dB dB dB

Output Voltage Swing High Sourcing 200µA

Sourcing 2mA

l

l 4.97 4.90 4.99 4.96 V V

Output Voltage Swing Low Sinking 200µA

Sinking 2mA

l

l –4.98 –4.90 –4.92 –4.70 V V

Supply Current, Parallel Mode No Load, VCM = 0mV l 1.1 1.6 mA

l 1.73 2.48 mA

Supply Current, Shutdown VSHDN = 4V (Hardware Shutdown)

(Software Shutdown) l l 160 24025 µA µA SHDN Input High l 4 V SHDN Input Low l 1 V V+_{= 5V, V}–_{= –5V, V}_REF_{= 0V}

Slew Rate 0.2 V/µs

Digital I/O, All Digital I/O Voltage Referenced to DGND

VIH Digital Input High Voltage l 2.0 V

VIL Digital Input Low Voltage l 0.8 V

VOH Digital Output High Voltage Sourcing 500µA l V+ – 0.3 V

VOL Digital Output Low Voltage Sinking 500µA l 0.3 V

Digital Input Leakage V+_{= 5V, V}–_{= –5V, V}_IN_{= 0V to 5V} _l _±2 _µA

Timing, V+_{= 2.7V to 4.5V, V}–_{= 0V (Note 7)} t1 DIN Valid to CLK Setup l 60 ns t2 DIN Valid to CLK Hold l 0 ns t3 CLK Low l 100 ns t4 CLK High l 100 ns t5 CS/LD Pulse Width l 60 ns t6 LSB CLK to CS/LD l 60 ns t7 CS/LD Low to CLK l 30 ns

t8 DOUT Output Delay CL = 15pF l 125 ns

t9 CLK Low to CS/LD Low l 0 ns

電気的特性

(6)

6

6915fb

LTC6915

Note 1: 絶対最大定格に記載された値を超えるストレスはデバイスに永続的損傷を与える可能性がある。長期にわたって絶対最大定格条件に曝すと、デバイスの信頼性と寿命に悪影響を与える可能性がある。 Note 2: これらのパラメータは±5V電源でテストされる。3V電源と5V電源では、それらは設計で保証されている。 Note 3: これらのパラメータは設計により保証されている。熱電対効果により、高速自動テスト装置ではこれらの電圧レベルの測定は排除されている。VOSはテスト装置の能力によって設定されるリミットまで測定される。 Note 4: 全ソース抵抗が10k未満であれば、入力バイアス電流、または入力バイアス電流の不整合、またはIN-_とIN＋_{に接続された抵抗の不整合によるDC誤差は生じない。} Note 5: PSRRの測定精度は電源バイパス・コンデンサがテストされるデバイスにどの位近く置かれているかに依存する。このため、PSRRは最終テストで緩められたリミット値に対して全数検査される。ただし、この値はデータシートのリミット値を満たすように設計で保証されている。 Note 6: 電源電流はクロック周波数に依存する。クロック周波数が高いほど電源電流が大きくなる。 Note 7: 設計によって保証されているが、テストされない。 Timing, V+_{= 4.5V to 5.5V, V}–_{= 0V (Note 7)} t1 DIN Valid to CLK Setup l 30 ns t2 DIN Valid to CLK Hold l 0 ns t3 CLK Low l 50 ns t4 CLK High l 50 ns t5 CS/LD Pulse Width l 40 ns t6 LSB CLK to CS/LD l 40 ns t7 CS/LD Low to CLK l 20 ns

Timing, Dual 4.5V to 5.5V Supplies (Note 7)

t1 DIN Valid to CLK Setup l 30 ns t2 DIN Valid to CLK Hold l 0 ns t3 CLK High l 50 ns t4 CLK Low l 50 ns t5 CS/LD Pulse Width l 40 ns t6 LSB CLK to CS/LD l 40 ns t7 CS/LD Low to CLK l 20 ns

電気的特性

(7)

7

6915fb

LTC6915

標準的性能特性

入力オフセット電圧と 入力同相電圧 入力オフセット電圧と入力同相電圧 入力オフセット電圧と入力同相電圧 入力RSによる誤差と 入力同相電圧 入力R入力同相電圧Sによる誤差と 入力R入力同相電圧Sによる誤差と 入力オフセット電圧と 入力同相電圧 入力オフセット電圧と入力同相電圧 入力オフセット電圧と入力同相電圧

INPUT COMMON MODE VOLTAGE (V) 0 0.5

INPUT OFFSET VOLTAGE (µV)

1.0 1.5 2.0 2.5 3.0 6915 G01 0 –2 –4 –6 –8 –10 –12 –14 –16 AV = 4096 AV = 256 AV = 16 AV = 1 VS = 3V VREF = 0.2V TA = 25°C

INPUT COMMON MODE VOLTAGE (V) 2 0 –2 –4 –6 –8 –10 –12 –14 –16 –18

6915 G02 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 AV = 4096 AV = 256 AV = 16 AV = 1 VS = 5V VREF = 0.2V TA = 25°C

INPUT COMMON MODE VOLTAGE (V) –5

8 6 4 2 0 –2 –4 –6 –8 –10 –12 –14 3 6915 G03 –3 –1 1 5 –4 –2 0 2 4 AV = 4096 AV = 256 AV = 16 AV = 1 VS = ±5V VREF = 0V TA = 25°C

INPUT COMMON MODE VOLTAGE (V) 0 0.5

1.0 1.5 2.0 2.5 3.0 6915 G04 20 15 10 5 0 –5 –10 –15 –20 VS = 3V VREF = 0.2V AV = 16 TA = 125°C TA = 85°C TA = 70°C TA = –50°C

TA = 25°C _{INPUT OFFSET VOLTAGE (µV)}

20 15 10 5 0 –5 –10 –15 –20

INPUT COMMON MODE VOLTAGE (V)

1 4 0 6915 G05 2 3 5 VS = 5V VREF = 0.2V AV = 16 TA = 125°C TA = 85°C TA = 70°C TA = –50°C TA = 25°C 20 15 10 5 0 –5 –10 –15 –20 –25

INPUT COMMON MODE VOLTAGE (V) –5

–1 3 5 6915 G06 –3 1 VS = ±5V VREF = 0V AV = 16 TA = 125°C TA = 85°C TA = 70°C TA = –50°C TA = 25°C

INPUT COMMON MODE VOLTAGE (V) 0 ADDITIONAL OFFSET (µV) 10 0 –10 –20 –30 –40 –50 0.5 1.0 1.5 2.0 6915 G07 2.5 3.0 VS = 3V VREF = 0.2V R+ = R– = RS CIN < 100pF AV = 16 TA = 25°C RS = 5k RS = 10k RS = 20k + – RS RS CIN RS = 15k

INPUT COMMON MODE VOLTAGE (V) 0 ADDITIONAL OFFSET (µV) 0 10 4 6915 G08 –10 –20 1 2 3 5 20 VS = 5V VREF = 0.2V R+ = R– = RS CIN < 100pF AV = 16 TA = 25°C + – RS RS CIN RS = 15k RS = 5k RS = 20k RS = 10k

INPUT COMMON MODE VOLTAGE (V) –5 ADDITIONAL OFFSET (µV) 0 10 3 6915 G09 –10 –20 –3 –1 1 5 20 RS = 15k RS = 5k RS = 20k VS = ±5V VREF = 0V R+ = R– = RS CIN < 100pF AV = 16 TA = 25°C + – RS RS CIN RS = 10k

(8)

8

6915fb

LTC6915

標準的性能特性

オフセット電圧と温度 VOSとREF（ピン13） VOSとREF（ピン13） 利得 = 1での利得の非直線性 （利得 > 1では利得の非直線性が 減少） 電源電流と電源電圧 CMRRと周波数 入力RSの不整合による誤差と 入力同相電圧 入力R入力同相電圧Sの不整合による誤差と 入力R入力同相電圧Sの不整合による誤差と

INPUT COMMON MODE VOLTAGE (V) 0 0.5 ADDITIONAL OFFSET (µV) 1.0 1.5 2.0 2.5 3.0 6915 G10 80 60 40 20 0 –20 –40 –60 –80 VS = 3V VREF = 0.2V CIN < 100pF AV = 16 TA = 25°C + – R+ R– CIN R+ = 0k, R– = 20k R+ = 20k, R– = 0k R+ = 0k, R– = 15k R+ = 15k, R– = 0k

INPUT COMMON MODE VOLTAGE (V) 0 ADDITIONAL OFFSET (µV) 40 30 20 10 0 –10 –20 –30 –40 4.0 6915 G11 1.0 0.5 1.5 2.0 2.5 3.0 3.5 4.5 5.0 + – R+ R– CIN R+ = 20k, R– = 0k VS = 5V VREF = 0.2V CIN < 100pF AV = 16 TA = 25°C R+ = 0k, R– = 20k R+ = 15k, R– = 0k R+ = 0k, R– = 15k

INPUT COMMON MODE VOLTAGE (V)

–5 –4 –2 0 2 4 ADDITIONAL OFFSET (µV) 30 20 10 0 –10 –20 –30 –3 –1 1 3 6915 G12 5 + – R+ R– CIN R+ = 20k, R– = 0k VS = ±5V VREF = 0V CIN < 100pF AV = 16 TA = 25°C R+ = 0k, R– = 20k R+ = 0k, R– = 15k R+ = 15k, R– = 0k TEMPERATURE (°C) –50

15 10 5 0 –5 –10 0 50 75 6915 G13 –25 25 100 125 VS = ±5V VS = 5V VS = 3V VREF (V) 0 VOS (µV) 4.0 6915 G14 1.0 2.0 3.0 2 –3 –8 –13 –18 0.5 1.5 2.5 3.5 VIN+ = VIN–= REF AV = 16 TA = 25°C VS = 3V VS = 5V VREF (V) 0 1 3 5 7 9 VOS (µV) 20 10 0 –10 –20 –30 –40 2 4 6 8 6915 G15 10 VIN+ = VIN–= REF AV = 16 TA = 25°C VS = 10V OUTPUT VOLTAGE (V) –2.4 GAIN NONLINEARITY (ppm) 5 4 3 2 1 0 –1 –2 –3 –4 –5 –1.2 0 0.6 6915 G16 –1.8 –0.6 1.2 1.8 2.4 VS = ±2.5V VCM = VREF = 0V RL = 10k AV = 1 TA = 25°C SUPPLY VOLTAGE (V) 2.5

SUPPLY CURRENT (mA)

8.5 1.15 1.10 1.05 1.00 0.95 0.90 0.85 0.80 0.75 0.70 6915 G17 3.5 4.5 5.5 6.5 7.5 9.5 10.511.5 TA = –50°C TA = 125°C TA = 85°C TA = 0°C FREQUENCY (Hz) 1 CMRR (db) 130 120 110 100 90 80 70 10 100 1000 6915 G18 VS = 3V, 5V, ±5V VIN = 1VP-P R+ = R– = 1k R+ = R– = 10k R+ = 10k, R– = 0k + – R+ R– R +_{= 0k, R}–_{= 10k}

(9)

9

6915fb

LTC6915

標準的性能特性

出力電圧振幅と出力電流 出力電圧振幅と出力電流 低利得セトリング時間とセトリング精度 セトリング時間と利得 内部クロック周波数と電源電圧 追加利得誤差と負荷抵抗 入力電圧ノイズ密度と周波数 入力を基準にした 10Hz帯域幅のノイズ 入力を基準にした 10Hz帯域幅のノイズ FREQUENCY (Hz) 1

INPUT REFERRED NOISE DENSITY (nV/√

Hz ) 300 250 200 150 100 50 0 10 100 1000 10000 6915 G19 AV = 16 TA = 25°C VS = ±5V VS = 5V VS = 3V TIME (s) 0

INPUT REFFERED NOISE VOLTAGE (µV)

3 2 1 0 –1 –2 –3 2 4 6 8 6915 G20 10 VS = 3V TA = 25°C TIME (s) 0

INPUT REFFERED NOISE VOLTAGE (µV)

3 2 1 0 –1 –2 –3 2 4 6 8 6915 G21 10 VS = 5V TA = 25°C

OUTPUT CURRENT (mA) 0.01

OUTPUT VOLTAGE SWING (V)

0.1 1 10 6915 G22 5.0 4.5 4.0 3.5 3.0 2.5 2.0 1.5 1.0 0.5 0 TA = 25°C VS = 5V, SOURCING VS = 3V, SOURCING VS = 5V, SINKING VS = 3V, SINKING SOURCING SINKING OUTPUT CURRENT (mA) 0.01

OUTPUT VOLTAGE SWING (V)

0.1 1 10 6915 G23 5 4 3 2 1 0 –1 –2 –3 –4 –5 VS = ±5V TA = 25°C SETTLING ACCURACY (%) 0.0001 SETTLING TIME (ms) 6915 G24 0.001 0.01 0.1 8 7 6 5 4 3 2 1 0 VS = 5V dVOUT = 1V G 100 TA = 25°C GAIN (V/V) 1 SETTLING TIME (ms) 35 30 25 20 15 10 5 0 10 100 1000 10000 6915 G25 VS = 5V dVOUT = 1V 0.1% ACCURACY TA = 25°C SUPPLY VOLTAGE (V) 2.5 CLOCK FREQUENCY (kHz) 10.5 6915 G26 4.5 6.5 8.5 3.40 3.35 3.30 3.25 3.20 3.15 3.10 TA = –55°C TA = 85°C TA = 125°C TA = 25°C LOAD RESISTANCE RL (k) 0

ADDITIONAL GAIN ERROR (%)

0.1 0 –0.1 –0.2 –0.3 –0.4 8 6915 G27 2 4 6 10 AV = 4096 AV = 256 AV = 16

(10)

10

6915fb

LTC6915

ピン機能

IN

_{（ピン1/ピン2）: 反転アナログ入力。}

–

SHDN

（ピン1、GNパッケージのみ）: シャットダウン・ピン。

SHDNをV

＋

_{に接続するとデバイスはシャットダウンします。フ}

ロートさせると、このピンは内部電流源によりV

_{に引き下げら}

れます。

IN

_{（ピン2/ピン3）: 非反転アナログ入力。}

+

V

_{（ピン3/ピン4）: 負電源。}

–

CS

（D0）

（ピン4/ピン6）: TTLレベルの入力。シリアル制御

モードのとき、このピンはチップ・セレクト入力です（アクティブ

L

）。パラレル制御モードでは、このピンはパラレル利得制御

コードのLSBです。

D

IN

（D1）

（ピン5/ピン7）: TTLレベルの入力。シリアル制御モー

ドのとき、このピンはシリアル入力データです。パラレル・モー

ドでは、このピンはパラレル利得制御コードの2番目のLSB

です。

HOLD_THRU

（ピン5、GNパッケージのみ）: パラレル制御モー

ドのTTLレベル入力。HOLD_THRUが H のとき、パラレル・

データが内部Dラッチにラッチされます。

CLK

（D2）

（ピン6/ピン8）: TTLレベルの入力。シリアル制御

モードのとき、このピンはシリアル・インタフェースのクロックで

す。パラレル・モードでは、このピンはパラレル利得制御コード

の3番目のLSBです。

D

OUT

（D3）

（ピン7/ピン9）: TTLレベルの入力。シリアル制御

モードのとき、このピンはシリアル・データの出力です。パラレ

ル・モードでは、このピンは4ビットのパラレル利得制御コード

のMSBです。パラレル・モード動作では、D

OUT

（ピン9）への

データがV

＋

_{（ピン12）より大きな電圧源からであれば、その}

電圧源とD

OUT

のあいだに抵抗を接続してピン9への電流を

5mA以下に制限します。

DGND

（ピン8/ピン10）: デジタル・グランド。

PARALLEL_SERIAL

（ピン9/ピン11）: インタフェース選択入力。

V

＋

に接続すると、インタフェースはパラメータ・モードになりま

す。つまり、PGAの利得はパラレル・コード（D3∼D0）、つまり、

CS

（D0）、DATA（D1）、CLK（D2）、およびD

OUT

（D3）によっ

て定まります。PARALLEL_SERIALピンをV

_{に接続すると、}

PGAの利得はシリアル・インタフェースによって設定されます。

REF

（ピン10/ピン13）: PGAの電圧リファレンスの出力。

OUT

（ピン11/ピン15）: アンプ出力。OUTピンの標準的電流

ソース/シンクは1mAです。利得誤差を最小にするには、負

荷抵抗を1k以上にします（「標準的性能特性」のセクションの

「出力電圧振幅と出力電流」と「利得誤差と負荷抵抗」を参

照）。

V

_{（ピン12/ピン16）: 正電源。}

+

SENSE

（ピン14、GNパッケージのみ）: 検出ピン。PGAが低い

抵抗負荷をドライブし、OUTピンと負荷のあいだの配線抵抗

が無視できないとき、SENSEピンをできるだけ負荷に近づけ

て接続すると利得精度を改善することができます。

（DFNパッケージ/GNパッケージ）

(11)

11

6915fb

LTC6915

ブロック図

（GNパッケージのみ） （DFNパッケージのみ）

–

+

RESISTOR ARRAY

MUX _LATCH4-BIT

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 8-BIT SHIFT-REGISTER HOLD_THRU CS(D0) DIN(D1) CLK(D2) DOUT(D3) PARALLEL_SERIAL IN– IN+ 3 2 11 6 7 8 9 CS CH V+ V– SHDN DGND 13 5 16 10 1 4 OUT REF 15 14 CF 6915 BD01 SENSE GAIN CONTROL

–

+

RESISTOR ARRAY

MUX _LATCH4-BIT

Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 8-BIT SHIFT-REGISTER CS(D0) DIN(D1) CLK(D2) DOUT(D3) PARALLEL_SERIAL IN– IN+ 2 1 9 4 5 6 7 CS CH V+ V– DGND DGND 10 12 8 3 OUT REF 11 CF 6915 BD02 GAIN CONTROL

(12)

12

6915fb

LTC6915

動作

タイミング図

D3 D3 D2 D1 D0 D7 • • • • D4 D3 D3 D4 D2 D1 D0 D7 • • • • D4 t6 t9 t7 t3 t5 t4 t1 t8 t2

PREVIOUS BYTE CURRENT BYTE

CLK DIN CS/LD DOUT 6915 TD

動作原理（ブロック図を参照）

LTC6915は内部コンデンサ（C

S

）を使ってDC同相電圧に重

ね合わされた差動入力信号をサンプリングします（サンプリン

グ・レートは3kHz、入力スイッチ・オン抵抗は電源電圧に依存

して1k∼2k）。このコンデンサの電荷は2番目の内部ホールド・

コンデンサ（C

H

）に送られ、入力差動信号の同相電圧をREF

ピンの同相電圧に変換します。その結果得られる信号は非反

転構成のゼロ・ドリフトのオペアンプによって増幅されます。ア

ンプ内部の利得制御は整合した抵抗アレイの抵抗を切り替

えておこなわれます。LTC6915には14レベルの利得が備わっ

ており、パラレルまたはシリアルのインタフェースによって制御

されます。帰還コンデンサCFはスイッチング・ノイズを減らす

のに役立ちます。入力サンプリングにより、LTC6915は1.5kHz

（3kHzのサンプリング周波数の半分）より大きな入力信号の

エイリアシング誤差を生じることがあります。ただし、入力信号

の帯域幅が1.5kHzより下に制限されている場合、LTC6915

は利得をプログラム可能な計装アンプまたは差動からシング

ルエンドへのACアンプとして便利です。

パラレル・インタフェース

図1に示されているように、PARALLEL_SERIALをV

+

_に接

続すると、利得制御コードをパラレル・ライン（D3、D2、D1、

D0）を通して設定することができます。HOLD_THRUが L

（DGNDを基準）またはフロート状態のとき、パラレル利

得制御ビット（D3∼D0）が直接PGAの利得を制御します。

HOLD_THRU

が H のとき、パラレル利得制御ビットは4ビッ

ト・ラッチに読み込まれて保持されます。D3∼D0がどんなに

変化してもHOLD_THRUが H のときはPGAの利得に影響

を与えません。DFN12パッケージにはHOLD_THRUピンが

ないことに注意してください。代わりに、それは内部でDGND

に接続されています。D

OUT

（D3）ピンは双方向です（シリアル・

モードでは出力、パラレル・モードでは入力）。パラレル・モー

ドでは、D

OUT

（D3）の電圧はV

+

を超えてはいけません。そう

でないと、大きな電流が寄生ダイオードを通してV

+

_に注入さ

れる可能性があります（図2を参照）。パラレル・モードが選択

される場合、電流を制限するためにD

OUT

（D3）ピンに10k抵

抗を接続することを推奨します（図1を参照）。

シリアル・インタフェース

PARALLEL_SERIALをV

_{に接続すると、利得制御コードを}

シリアル・インタフェースを通して設定することができます。CS

が L のとき、D

IN

のシリアル・データはクロックの立上りエッ

ジでシフトされ、MSBを先頭にして8ビットのシフト・レジスタ

に取り込まれます（図3を参照）。D

OUT

のシリアル・データはク

ロックの立下りエッジでシフトされて出力されます。CSが H

になると、シフト・レジスタの4LSBが4ビットのDラッチにロー

ドされます。これらの4ビットが利得制御ビットです。CSが H

に引き上げられるとクロックは内部でディスエーブルされます。

注記：余分な内部クロック・パルスを避けるため、CLKはCSが

L

に引き下げられる前に L にしなければなりません。

(13)

13

6915fb

LTC6915

動作

D

OUT

はシリアル・モードでは常にアクティブです（トライステー

トにはなりません）。このため、複数のデバイスのデイジーチェー

ン接続が簡単になります。D

OUT

を他のSPI出力と「ワイヤー

OR結合」することはできません。さらに、D

OUT

は転送終了時（つ

まりCSが H に引き上げられるとき）ゼロに戻りません。

LTC6915は複数の他のLTC6915またはシリアル・インタフェー

スを備えた他のデバイスにデイジーチェーン接続することがで

きますが、そのためには、D

OUT

を次のデバイスのD

IN

に接続

し、CLKとCSをデイジーチェーン内のすべてのデバイスで共

有します。シリアル・データがすべてのICにクロックで入力さ

れてから、CS信号が H に引き上げられて、すべてのデバイス

が同時に更新されます。デイジーチェーン接続されたSPI構

成の2個のLTC6915の例を図4に示します。

図1. パラレル制御モードのPGA 図2. DOUT/D3ピンの双方向性 図3. シリアル・インタフェースの図 （MSBを先頭にして出力） 4-BIT GAIN CONTROL CODE 4-BIT LATCH Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 8-BIT SHIFT-REGISTER DOUT (D3) CLK DIN CS 6915 F03 V– V+ DGND DOUT(D3) 6915 F02 (INTERNAL NODE) SHDN IN– IN+ V– HOLD_THRU CS(D0) DIN(D1) CLK(D2) V+ OUT SENSE REF NC P/S DGND DOUT(D3) LTC6915 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 VOUT VIN 0.1µF パラレル利得制御コード = 1010 VOUT = 29 VIN = 512VIN SHDN IN– IN+ V– HOLD_THRU CS(D0) DIN(D1) CLK(D2) V+ OUT SENSE REF NC P/S DGND DOUT(D3) LTC6915 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 VOUT VIN 0.1µF 利得はマイクロプロセッサによって設定される。 DOUT（D3）の10k抵抗がVD3 > V+ のときデバイスを保護する µP 5V 5V D0 D1 D2 D3 10k 6915 F01

(14)

14

6915fb

LTC6915

動作

図4. デイジーチェーン接続された2個のPGA

アンプの利得は次のようにプログラムされます。

D3, D2, D1, D0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101~ 1111 Gain 0 1 2 4 8 16 32 64 128 256 512 1024 2048 4096

入力電圧範囲

LTC6915の入力同相電圧範囲はレール・トゥ・レールです。

ただし、次式により、差動入力電圧の大きさが制限されます。

V

–

_{≤ (V}

IN+

– V

IN–

) + V

REF

≤ V

+

– 1.3

ここで、V

IN+

とV

IN

は差動入力ピンの電圧、V

+

とV

-

はそれぞ

れ正電源電圧と負電源電圧、V

REF

はREFピンの電圧です。

さらに、V

IN+

とV

IN

は両電源電圧を超えてはいけません。つ

まり、次のようにします。

V

–

_{< V}

IN+

< V

+

and V

–

< V

IN–

< V

+

5V

動作

5.5Vを超える電源でLTC6915を使う場合、入力ピン（IN

+

_ま

たはIN

_{）とREFピンのあいだの最大差を5.5Vに制限するよ}

う注意が必要です。つまり、次のようにします。

|V

IN+

– V

REF

| < 5.5 and |V

IN–

– V

REF

| < 5.5

そうしないと、デバイスが損傷を受けます。たとえば、電源が

5Vのときレール・トゥ・レール入力動作を望む場合、REFピン

は0、 0.5Vにします。2番目の例として、V

+

_{ピンが10V、V}

_ピ

ンとREFピンが0ならば、入力は5.5Vを超えないようにします。

SHDN IN– IN+ V– HOLD_THRU CS(D0) DIN(D1) CLK(D2) V+ OUT SENSE REF NC P/S DGND DOUT(D3) LTC6915 #2 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 VOUT DOUT VIN 0.1µF SHDN IN– IN+ V– HOLD_THRU CS(D0) DIN(D1) CLK(D2) V+ OUT SENSE REF NC P/S DGND DOUT(D3) LTC6915 #1 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 VOUT VIN 0.1µF 0.1µF 0.1µF 0.1µF µP –5V –5V –5V 0.1µF –5V 6915 F04 CS DIN CLK CLK DIN CS/LD D15 D11 D10 D9 D8 D7 D3 D2 D1 D0

(15)

15

6915fb

LTC6915

動作

セトリング時間

サンプリング・レートは3kHzです。C

S

が入力差動電圧V

IN

ま

で充電される入力サンプリング時間は約150μsです。まず、各

入力サンプリング時間内にC

S

がV

IN

まで完全に充電されると

仮定します。C

S

= C

H

（= 1000pF）なので、入力の電荷はNク

ロック・サイクル、つまり333μs（N）後に、オペアンプの非反転

入力でNビットの精度までセトリングします。OUTピンのセトリ

ング時間も、内部オペアンプによって影響を受けます。内部オ

ペアンプの利得帯域幅は標準で200kHzなので、セトリング時

間は100より小さい利得ではスイッチト・キャパシタ・フロントエ

ンドによって支配されます（「標準的性能特性」のセクションの

「低利得セトリング時間とセトリング精度」と「セトリング時間

と利得」のグラフを参照）。さらに、デバイス・イネーブル後（GN

パッケージのピン1がアクティブ L ）のワーストケースのセト

リング時間は、利得および入力セトリング時間（333μs • N）

によるセトリングに等しくなります。たとえば、LTC6915がピン

1のロジック H によってイネーブルされると、10ビットの精度

（0.1%）と100に等しい利得に達する最大セトリング時間は

8.33ms

（[333μs • 1024]＋5ms）になります。

入力電流

差動入力V

IN

が変化するといつでもC

H

はC

S

を介して新しい

入力電圧まで充電される必要があります。この結果、入力サン

プリング期間ごとに入力充電電流が生じます。最終的にはC

H

とC

S

はV

IN

に達し、理想的には、入力電流はDC入力に対し

てゼロになります。

実際には、余分な寄生容量があり、V

IN

がDC電圧であっても、

サイクルごとにC

S

の電荷が乱されます。たとえば、C

S

のボトム

プレートの寄生容量は、サイクルごとにREFピンの電圧から

IN

ピンの電圧まで充電される必要があります。その結果生じ

る入力充電電流は、入力サンプリング期間ごとにR

S

C

S

に等し

い時定数で指数関数的に減衰します。これらの電流による電

圧の乱れがサンプリング期間の終了する前にセトリングすれ

ば、ソース抵抗またはIN

+

_とIN

_{のあいだのソース抵抗の不整}

合による誤差は生じません。10kより小さなRSでは、入力電

流の不整合によるDC誤差は生じません。

入力のゼロではないソース抵抗に起因する追加誤差を示す

曲線が、このデータシートの「標準的性能特性」のセクション

に示されています。入力間に大きなコンデンサが存在しなけ

れば、ソース抵抗およびソース抵抗の不整合に対するアンプ

の感度は大きくありません。大きなコンデンサが入力間に置

かれると、入力充電電流が入力間に流れます。この入力充電

電流により、特にソース抵抗の不整合があると、大きなDC誤

差が生じます。

電源のバイパス

両電源動作では、0.1μFのバイパス・コンデンサを各電源ピン

（V

+

_とV

_{）からLTC6915を取り巻くアナログ・グランド・プレー}

ンに接続します。バイパス・コンデンサから電源ピンへのトレー

スは0.2インチより短くする必要があります（X7RまたはX5R

のタイプのコンデンサを推奨します）。単電源動作では、V

_ピ

ンをアナログ・グランド・プレーンに接続し、V

+

_{ピンをバイパス}

します。

シャットダウン・モード

このデバイスにはハードウェア・シャットダウンとソフトウェア・

シャットダウンの2つのシャットダウン・モードがあります。

SHDNをV

＋

_{に接続するとデバイスはハードウェア・シャットダ}

ウン・モードになります。このシャットダウン・モードでは、利得

設定のデジタル・インタフェース（シリアルまたはパラレル）とメ

イン・オペアンプの両方がディスエーブルされますので、PGA

には非常に小さな電源電流しか流れません（「電気的特性」

の表を参照）。SHDNがフロートしていると、内部電流源がそ

れをV

_{に引き下げます。デジタル・インタフェースがオンして}

利得設定コードを読み込みます。利得制御コードが0000以

外であればデバイスは通常の増幅モードになります。利得制

御コードが0000であれば、デバイスはソフトウェア・シャットダ

ウン・モードで動作します。つまり、メイン・オペアンプがオフす

るので、PGAの消費電力が減少します。DFNパッケージには

ハードウェア・シャットダウン機能がありません。

REF

ピンの電圧の設定

REFピンから流れ出す電流はREFピンの基準電圧（V

REF

）に

影響を与えることがあります。V

REF

が抵抗分割器によって設

定されると、V

REF

電圧はV

OUT

電圧の関数になります（図5を

参照）。V

REF

の変動を最小に抑えるには、R1とR2の合計を

32kよりずっと小さくするか（5k以下）、または電圧リファレンス

を使ってV

REF

を設定します。

図5 – + REF

IREF = VOUT _32k– VREF

VOUT V+ V– R1 R2 LTC6915 R = 32k 6915 F05 V V R V k V R R R k REF= + OUT+         + 1 32 2 1 232 – •( ) VREF 0.1µF OUT

(16)

16

6915fb

LTC6915

パッケージ

標準的応用例

図6. デイジーチェーン接続された利得制御による 2個のLTC6915の2:1多重化

2 個のLTC6915の多重化

利得コード0000を一方のデバイスに送って、その出力を高イ

ンピーダンス状態に設定し、0000以外の利得コードを他方の

デバイスに送って、それを通常の増幅モードに設定します。両

方のデバイスがON状態であれば、200Ω抵抗が出力を保護

します。センス・ピンの接続により、1k以上の負荷に対して利

得精度が保たれます。

SHDN IN– IN+ V– HOLD_THRU CS DIN CLK V+ OUT SENSE REF NC PAR_SER DGND DOUT LTC6915 #1 –5V –5V P (TTL LEVELS) DATA SELECT CLOCK 0.1µF 0.1µF 5V VIN1 SHDN IN– IN+ V– HOLD_THRU CS DIN CLK V+ OUT SENSE REF NC PAR_SER DGND DOUT LTC6915 #2 –5V –5V 0.1µF 0.1µF 5V VIN2 VOUT 200Ω 200Ω 6915 F06 4.00 ±0.10 (2 SIDES) 3.00 ±0.10 (2 SIDES) NOTE: 1. 図はJEDECのパッケージ外形MO-229のバリエーション（WGED）として提案。 2. 図は実寸とは異なる 3. すべての寸法はミリメートル 4. パッケージ底面の露出パッドの寸法にはモールドのバリを含まない。モールドのバリは（もしあれば）各サイドで0.15mmを超えないこと 5. 露出パッドは半田メッキとする 6. 網掛けの部分はパッケージの上面と底面のピン1の位置の参考に過ぎない 0.40 ± 0.10 底面図―露出パッド 1.70 ± 0.10 0.75 ±0.05 R = 0.115 TYP R = 0.05 TYP 2.50 REF 1 6 12 7 ピン1のノッチ R = 0.20または 0.35 ｘ 45の面取りピン1のトップ・マーキング (NOTE 6) 0.200 REF 0.00 – 0.05 (UE12/DE12) DFN 0806 REV D 2.50 REF 半田付けされない領域には半田マスクを使用する 2.20 ±0.05 0.70 ±0.05 3.60 ±0.05 パッケージの外形 3.30 ±0.10 0.25 ± 0.05 0.50 BSC 1.70 ± 0.05 3.30 ±0.05 0.50 BSC 0.25 ± 0.05 GN16 (SSOP) 0204 1 2 3 4 5 6 7 8 .229 – .244 (5.817 – 6.198) .150 – .157**(3.810 – 3.988) 16 15 14 13 .189 – .196* (4.801 – 4.978) 12 11 10 9 .016 – .050 (0.406 – 1.270) .015 ±.004 (0.38 ±0.10) × 45° 0° – 8° TYP .007 – .0098 (0.178 – 0.249) .0532 – .0688 (1.35 – 1.75) .008 – .012 (0.203 – 0.305) TYP .004 – .0098 (0.102 – 0.249) .0250 (0.635) BSC .009 (0.229) REF .254 MIN 推奨半田パッド・レイアウト .150 – .165 .0250 BSC .0165 ±.0015 .045 ±.005 * 寸法にはモールドのバリを含まない。モールドのバリは各サイドで0.006"（0.152mm）を超えないこと ** 寸法にはリード間のバリを含まない。リード間のバリは各サイドで0.010"（0.254mm）を超えないことインチ（ミリメートル） NOTE: 1. 標準寸法：インチ 2. 寸法は 3. 図は実寸とは異なる

DE/UE

パッケージ

12 _{ピン・プラスチックDFN（4mm×3mm）}

（Reference LTC DWG # 05-08-1695 Rev D）

GN

パッケージ

16 ピン・プラスチックSSOP（細型0.150インチ）

（Reference LTC DWG # 05-08-1641）

(17)

17

6915fb

LTC6915

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改訂履歴

REV 日付概要 ページ番号 B 6/11 「電気的特性」のPSRRの単位を改訂 5 （改訂履歴はRev Bから開始）

(18)

18

6915fb

LTC6915

 LINEAR TECHNOLOGY CORPORATION 2004 LT 0611 REV B • PRINTED IN JAPAN

リニアテクノロジー株式会社

〒102-0094 東京都千代田区紀尾井町3-6紀尾井町パークビル8F

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標準的応用例

SHDN IN– IN+ V– HOLD_THRU CS(D0) D_IN(D1) CLK(D2) 1 2 3 4 5 6 7 8 2 3 4 5 SDO SCK CS FO 8 9 7 10 REF+ REF– IN+ IN– 16 15 14 13 12 11 10 9 V+ OUT SENSE REF NC PAR_SER DGND DOUT(D3) LTC6915 C5 0.1µF C10.1µF C20.1µF 0V MEASURE STANDBY V+ V+ V+ V+ V+ CONTROL SIGNAL 10k 16 15 14 13 12 28 VSS VSS 8 19 BRIDGE SENSOR R < 10K 20 10k LT1790-1.25 VIN VOUT GND1 GND2 C3 0.1µF C31µF ZETEK ZXM61P02F 6 4 1 2 VCC GND LTC2431 MOSI MISO SCLK CS1 CS2 RC5/SDO RC4/SDI/SDA RC3/SCK/SCL RC2/CCP1 RC1/T1OSI/CCP2 RB7 RAS/AN4/SS RA4/T0CLK1 V_DD PIC16LF73 1.25V 6915 F07 6 1 7 6 X1 4MHz 9 10 1 V+ OSC1/ CLKIN OSC2/ CLKOUT MCLR/ VPP 製品番号 説明注釈 LTC1043 デュアル高精度計装用スイッチト・キャパシタ・ビルディング・ブロックレール・トゥ・レール入力、120dB CMRR LTC1100 高精度ゼロ・ドリフト計装アンプ 10または100の固定利得、オフセット：10μV、入力バイアス電流：50pA LTC1101 単電源の高精度マイクロパワー計装アンプ 10または100の固定利得、IS < 105μA LTC1167 抵抗1個で利得をプログラム可能な高精度計装アンプ 1個の抵抗で利得設定：G ＝1 ∼10,000、低ノイズ：7.5nV/ Hz LTC1168 低消費電力、抵抗1個で利得をプログラム可能な高精度計装アンプ IS = 530µA LTC1789-1 単電源、レール・トゥ・レール出力、マイクロパワー計装アンプ IS = 最大80μA LTC2050 ゼロ・ドリフトのオペアンプ SOT-23パッケージ LTC2051 ゼロ・ドリフトのデュアル・オペアンプ MS8パッケージ LTC2052 ゼロ・ドリフトのクワッド・オペアンプ GN16パッケージ LTC2053 レール・トゥ・レール入出力、抵抗で利得をプログラム可能なゼロ・ドリフト計装アンプ MS8パッケージ、VOS：最大10μV、ドリフト：最大50nV/ C LTC6800 レール・トゥ・レール入出力、抵抗で利得をプログラム可能な計装アンプ MS8パッケージ、VOS：最大100μV、ドリフト：最大250nV/ C 図7. 利得をプログラム可能なブリッジアンプとAD変換 （待機電流は100μA未満）