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先端CMOSアナログ集積回路の課題と今後の展開

先端CMOSアナログ集積回路の課題と今後の展開

大阪大学 谷口研二

概要 Ⅰ.MOSFETを用いた増幅回路 Ⅱ.高速アナログ回路設計のポイント Ⅲ.CMOSアナログ回路のレイアウト 常にMOSFET構造を意識しながら….. CMOSによる回路実現を前提として….

Ⅰ.MOSFETを用いた増幅回路

Ⅰ.MOSFETを用いた増幅回路

1. MOSFETの基本構造 2. MOS素子を用いた増幅回路 3. 増幅回路の周波数特性 4. 半導体ロードマップと新構造デバイス

1

3

10

2000

1990

1980

12V

5V

3.3V

2.5V

1.8V

西暦(年)

電源電圧

(V)

CMOSアナログ回路の電源電圧の推移

CMOSアナログ回路の電源電圧の推移

Dennard: 比例縮小原理 _{側壁酸化膜} 素子間分離酸化膜 (ゲート電極) 多結晶シリコン 低濃度不純物層 高濃度不純物層 ソース ドレイン p型シリコン基板

1.MOSFETの基本構造

1.MOSFETの基本構造

金属膜 p型シリコン基板 シリサイド p型シリコン基板 p型シリコン基板

Al/Cu/Si

SiO

₂

SiO

_{2 W-plug}

Al/Cu/Si

ドレイン電圧

_V

_DS ドレイン電流

I

D

出力抵抗r

_o

と相互コンダクタンスg

_m

出力抵抗r

_o

と相互コンダクタンスg

_m

(

) (

)

D GS D m D DS D o DS T GS D

I

dV

dI

g

I

dV

dI

r

V

V

V

I

β

λ

λ

β

2

1

1

2

1 2

≈

=

≈

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

=

+

−

=

−

V

_GS ポイント: バイアス電流I_Dの関数 (アナログ回路にとって重要な2つのパラメータ)

p型基板 ソース ドレイン すべての容量は 電位に依存する

MOSFETの寄生容量

MOSFETの寄生容量

(MOSFETの詳細な小信号モデル)

r

o

g

m

v

gs いろいろな場所に寄生容量がある

?

チャネル幅Wの大きな素子 → ドレイン面積が大 D ox m

C

I

L

W

g

=

2

μ

高速動作の鍵 ---①g_mの大きな素子を用いる ②負荷容量C_outを低減する を大きく L W を大きく D I

チャネル幅Wの大きな素子のレイアウト

チャネル幅Wの大きな素子のレイアウト

W L out m u

C

g

=

ω

消費電力と高速性とのトレードオフ D S G C_out

g

m

v

gs

Ｓ

Ｄ

Ｓ

Ｄ

Ｄ

Ｓ

Ｄ

Ｓ

Ｓ

Ｓ

Ｄ

Ｄ

Ｓ

ドレイン容量が半分 回路の性能を上げる

4

W

ドレイン領域を共通化して容量を下げる W L p型基板 ソース ドレイン

MOSFETのデバイスパラメータ

MOSFETのデバイスパラメータ

m

g

o

r

dsub gd

C

C ,

高速応答性 増幅利得

A

→

g

m

r

o

C

g

_m u

→

ω

まとめると….

5

.

1

3

.

0

≈

≈

gs dsub gs gd

C

C

C

C

dsub

C

目安(最先端技術)

MOSFETの微細化

MOSFETの微細化

素子の微細化によってg_m, r_o, Cはどのように変化するのか ドリフト速度 (cm/sec) 印加電界(V/cm)

10

4

10

3

₁₀

5

10

7

10

6

素子が小さくなると….

ドリフト速度の飽和

素子が小さくなると….

ドリフト速度の飽和 オームの法則適用領域 cm V m V / 10 15 . 0 5 . 1 ₌ 5

μ

速度飽和領域 素子内の平均電界 2

)

(

2

T GS ox o Dsat

C

V

V

L

W

I

MOSFET

−

=

μ

長チャネル

ドレイン電圧VD ドレイン電流 ID (V_G-V_T)2 _{に比例して増加する} 2

)

(

2

T GS ox o Dsat

C

V

V

L

W

I

MOSFET

−

=

μ

長チャネル

ドレイン電圧VD ドレイン電流 ID ドレイン電圧VD ドレイン電流 ID ゲート電圧に対してほぼ等間隔 (V_G-V_T)2 _{に比例して増加する}

)]

(

1

[

2

)

(

2 T GS T GS ox o Dsat

V

V

L

V

V

C

W

I

MOSFET

−

+

−

=

θ

μ

短チャネル

より一般的な式

V

_T

_V

GS

g

_m

L 大

L 小

g

_m

のゲート電圧依存性

g

_m

のゲート電圧依存性

)

:

(

一定

最大値

ox s m

v

WC

g

=

速度飽和領域

(

GS T

)

m

V

V

L

W

g

∝

−

微細MOSFETのgmはほぼ一定 GS D m

V

I

g

∂

∂

≡

電気的特性のまとめ

電気的特性のまとめ

D GS D m D DS D o

I

dV

dI

g

I

dV

dI

r

β

λ

2

1

1

≈

=

≈

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

=

− ox s GS D m n D DS D o

WC

v

dV

dI

g

I

dV

dI

r

≈

=

≈

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

=

−

λ

1

1 長チャネルMOSFET 短チャネルMOSFET n=0.8～0.5 I_D に依存しない

C

g

m u

→

ω

C

g

_m u

→

ω

I_D に依存する 一定 一定 微細化が鍵

MOSFETの非平衡輸送現象

MOSFETの非平衡輸送現象

時間

電流

ソース電流 ドレイン電流 応答の時間遅れがある 究極の高速回路を設計を行う際に考慮すべきポイント NQS(Non-Quasi-Static)効果 NQS(Non-Quasi-Static)効果

MOSFETの非平衡輸送

MOSFETの非平衡輸送

V_D I_D Time Vg印加 分布定数回路 + + + + +

MOSFETの非平衡輸送

MOSFETの非平衡輸送

Time Vg印加 NQS

R

C

_gs 簡易モデル gs NQSC R キャリア 走行時間 → τ* τ*

C

_gs Quasi Static •低周波信号 Non-Quasi Static •高周波信号

NQS(Non-Quasi-Static)効果のまとめ

NQS(Non-Quasi-Static)効果のまとめ

gs gs g

C

v

q

=

成される に応じたチャネルが形 gs v に追随しない が _gs g v q ) (信号遅延 に追随しない が _gs d v i ) (キャリア走行時間 がすぐに流れない d i

(

に近いオーダー

)

T

ω

0.4 0.4 0.4 ゲート長 EOT 2004 2005 2006 2007 2008 2009 2012 ゲート空乏 ゲートリーク オフリーク 移動度増大 飽和速度増大 65 53 45 37 32 28 20 2.1 2.1 1.9 1.6 1.5 1.4 1.2 nm nm 0.8 0.7 0.7 0.7 nm 0.5 0.9 1.5 2.2 3.1 4.8 10 0.01A/cm2 10 15 20 25 30 40 60 pA/um 1.0 1.0 1.0 1.0 1.3 1.3 1.3 1.0 1.0 1.0 1.0 1.0 1.0 1.0 相対性能 1.17 1.42 1.64 1.88 2.39 2.64 4.10 基準2003年

半導体ロードマップ

半導体ロードマップ

High k メタルゲート_{歪シリコン} FD-SOI 基板

多結晶シリコンゲート

→ 金属ゲート(低抵抗)

ゲート酸化膜

→ 高誘電膜(C

_ox

up)

シリコン基板

→ 歪Si基板( )

μ

_o

up

MOSFETの改良(手軽版)

MOSFETの改良(手軽版)

(2007年頃までに….) 遅延時間の短縮 反転電子数の増加 反転電子移動度の増加 テクノロジーブースター (Technology Booster)

なぜ金属ゲート?

なぜ金属ゲート?

＋ ＋ ＋ ＋ ＋

多結晶シリコン膜

ゲート空乏化(0.3～0.6nm) 反転電子の量子化(0.4nm) 実効ゲート膜厚の減少 高濃度ドーピングが必要

EOT (Effective oxide thickness) →2nm

なぜ金属ゲート?

なぜ金属ゲート?

＋ ＋ ＋ ＋ ＋

多結晶シリコン膜

反転電子の量子化 金属ゲート膜 TiN, TaN, NiGe,

HfN, NiSiなど 余分 Ta _TaN TaN TaSiN W Mo TiN n+_{poly Si} p+_{poly Si} n-MOSFET p-MOSFET

1. デュアルメタル

2. シングルメタル

3. シリサイド

P-MOS,n-MOS Ec Ev

なぜ高誘電膜?

なぜ高誘電膜?

＋ ＋ ＋ ＋ ＋

多結晶シリコン膜

○実効ゲート膜厚の減少 ○ゲートリーク電流の減少(～1/500) 高誘電膜材料

高誘電膜の問題点

高誘電膜の問題点

高誘電膜材料

HfSiON, HfO₂, HfAlO_x, Al₂O₃など

3. 微量酸素雰囲気中の熱処理で 低誘電率層がHigh-k/Si界面に 形成される。 防止策: バリア層(Si3N4, Al2O3)の使用 問題点 1. 移動度の低下(50%～95%) 2. Boronの突き抜け(CVD堆積膜) 4. 高温熱処理が困難 (アモルファス→結晶) 5. フェルミレベル・ピニング (しきい値が高め) → 金属ゲート材料

ひずみの印加方法

チャネル方向

G

S

D

1軸圧縮応力 l|| l0(=不変) l⊥ 2軸引っ張り応力 l|| l|| l⊥ Si原子 Ge原子 l⊥ l|| Si SiGe SiGe ソース ドレイン l_⊥ l|| Si SiGe 〈110〉

SiGe

Si

ひずみSi

Ge

Si

・結晶構造

・格子間隔

電子や正孔の移動度が大きい → 電気が流れ易い

ひずみSi膜(Strained Si)

ひずみSi膜(Strained Si)

ドレイン電圧

V

_D

ドレイン電流

I

D P型基板 P型基板 ソース _SiGe層 ドレイン 飽和ドレイン電圧が低下 これが小さくできる 低電圧動作可能

線形特性領域に差がみられる

線形特性領域に差がみられる

ドレイン電圧

V

_D

ドレイン電流

I

D 飽和特性領域では_{ほとんど差がない}

プロセス技術者と回路技術者と間の誤解

プロセス技術者と回路技術者と間の誤解

回路を試作した が、そんな結果 にならなかった ひずみSi-MOS は電流駆動力 がとても大きい しきい値が同じなら… プロセス屋 m

g

に関する見解の差 ＋ ＋ ＋ ＋ ＋

多結晶シリコン膜

なぜ歪シリコン膜?

なぜ歪シリコン膜?

Si/Ge

Ge, Si/Geなど基板材料の変更

問題点 ○特性のばらつき(製造歩留まり) ○反転電子の飽和速度は? (移動度は大だが、飽和速度は ほとんど変わらない?)

高ストレス膜

欠陥密度 不純物原子の異常拡散

将来の新構造デバイス

1. SOI MOSFET

2. ソース・ドレイン領域を工夫したデバイス

3. マルチゲート構造

酸化膜 酸化膜

Si

Si

水素イオン注入層 ウエハ貼り合せ

SOI-MOSFETの作り方

SOI-MOSFETの作り方

ウエハ2枚 Smartcut 熱処理 埋め込み酸化膜

Si

Silicon on insulator

n-ウエル

p型基板

シリサイド トレンチ 分離

n-MOSFET

p-MOSFET

埋め込み酸化膜

シリコン基板

SOI膜領域

SOI-MOSFETの占有面積は小さい(1)

(素子間分離が容易)

Latch-up free

マスク枚数減

ウエル

V

DD

入力

V

SS

出力

SOI基板

Si基板

SOI-MOSFETの占有面積は小さい(2)

(ウエルが不要)

SOI 高密度化が可能

I

DS

V

_GS

SOI-MOSFETの電流駆動力

SOI-MOSFETの電流駆動力

バルクMOSFET

埋め込み酸化膜

SOI-MOSFET

0

埋め込み酸化膜

バルクMOSFET

SOI-MOSFET

SOI-MOSFETはドレイン容量が小さい

(高速動作に適している)

SOI-MOSFETはドレイン容量が小さい

(高速動作に適している)

ドレイン容量

2 SiO D ox SOI

t

S

C

D

=

ε

Si D Si Bulk D

d

S

C

=

ε

_>

Ⅱ.高速アナログ集積回路設計のポイント

Ⅱ.高速アナログ集積回路設計のポイント

1.素子のマッチング(入力差動対)

2.オペアンプの最大GBWについて

3.PSRR(Power Supply Rejection Ratio)

差動入力対 カレントミラー回路

1.MOS素子のマッチング

1.MOS素子のマッチング

(

)

2

2

GS T D

V

V

I

=

β

−

1.素子特性のミスマッチの要因

○系統的に特性がばらつく

○ランダムな統計的ばらつき

2.ミスマッチを軽減する方法

7°オフ方向

Si結晶をこの方向 から見たとき

レイアウトのポイント 電流の方向と対称線 を並行にする 斜めS/Dイオン注入により C_GDが大きく異なる 斜めイオン注入(7°off)

イオン注入工程: ミスマッチ

イオン注入工程: ミスマッチ

可 不可

ゲート電極

不可 S S D D

g

_m

が異なる

ランダムな統計的ばらつき

ランダムな統計的ばらつき

不純物原子数のゆらぎが原因 移動度μのばらつきが最大原因

K.R.Laksmlkumar, R.A.Hadaway, and M.A.Copeland,”Characterization and Modeling of Mismatch in

MOS transistors for Precision Analog Design,” IEEE Journal of Solid State Circuits, SC-21, 1057 (1986). M.J.M.Pelgrom, A.C.J.Duinmaijer, and A.P.G.Welbers,”Matching Properties of MOS transistors,”

IEEE Journal of Soilid-State Circuits, SC-24, 1433 (1989)

(

)

V A LW t A V m A LW A t L W C V V I VT ox VT T ox ox T GS D 1 % 2 , 2 2 = ≈ Δ = ≈ Δ = − = μ μ パターン寸法、 μ β β

β

β

β

β

P型基板

酸化膜

拡大図 ソース ドレイン SiO₂ Si

界面準位

酸素原子 シリコン原子 (ランダムに発生)

β値ばらつきの微視的な原因

β値ばらつきの微視的な原因

(もちろんリソグラフィによるパターンのばらつきもあるが…)

雑音の原因

f

1

MOSFET対の精度

MOSFET対の精度

基板 - -- - - -- - -電流ミラー回路 差動入力対

G

G

(MOSFET対のマッチング) ゲート電極をはずしてみると….

LW

[

μm

2

]

]

[mV

しきい値ばらつきの標準偏差 1 5 10 50 1 5

LW

を大きくすると

Δ

V

_T は小さくなる L

しきい値ばらつきのゲート面積依存性

しきい値ばらつきのゲート面積依存性

LW

t

A

V

ox VT T

≈

Δ

基板 - -- - - -- -

-しきい値のばらつき

---統計的な不純物原子数のゆらぎ---しきい値のばらつき

---統計的な不純物原子数のゆらぎ---V

A

_VT

=

1

LW

t

A

C

Q

V

ox VT ox depl T

≈

Δ

=

Δ

T.Mizuno, J.Okamura and A.Toriumi,”Experimental study o f threshold voltage

fluctuation due to statistical variation of channel dopant number in MOSFETs,” IEEE Trans. On Electron Devices, ED-41, 2216 (1994)

mV

V

nm

t

m

W

L

T ox

20

5

,

25

.

0

=

Δ

=

=

=

μ

Bias

V

_I1

V

_I2

入力オフセット電圧を小さくするには

入力オフセット電圧を小さくするには

V

A

LW

t

A

V

VT ox VT T

1

≈

=

Δ

入力差動対

面積(LW)が一定の下

W/Lを大きくする

→

V

_GS

-V

_T

が小さくなる

ゲート面積LWを大きくする

→ Δ

V

_T

が小さくなる

(

)

(

)

(

)

(

)

β

β

β

β

2

2

2

2 1 2 2 2 2 2 1 1 1

Δ

−

−

Δ

≅

−

≡

Δ

−

=

−

T GS T GS GS ost T GS T GS

V

V

V

V

V

V

V

V

V

V

M1 M2 Bias

V

_GS1

V

_GS2 M1, M2に同一電流が流れる条件

オフセット電圧の低減法

オフセット電圧の低減法

VGS(V)

V

T ΔID ID 4 3 2 1 0 βのばらつき しきい値VTのばらつき

カレントミラー回路の電流ミスマッチの低減法

カレントミラー回路の電流ミスマッチの低減法

しきい値VTと

β

値の双方が影響する

(

)

2 2 2

4

2

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛ Δ

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

−

Δ

=

Δ

−

=

β

β

β

T GS T D D T GS D

V

V

V

I

I

V

V

I

I

1

I

2

電流ミスマッチを小さくするには(2)

電流ミスマッチを小さくするには(2)

V

GS

(V)

V

_T ΔID ID 4 3 2 1 0 βのばらつき しきい値VTのばらつき

Lを大きく、Wを小さくする

L

W

C

_ox

μ

β

=

この辺りを使う オーバードライブ電圧大きくする

I

ref 面積(LW)が一定の下 R g I I R I g I _m D D D m D = Δ → = Δ R

カレントミラー回路の配置法(1)

カレントミラー回路の配置法(1)

回避策 不可 可

カレントミラー回路の配置法(2)

カレントミラー回路の配置法(2)

近距離 Decoupling キャパシタ (高周波回路では必須)

電流分配

長距離

電圧分配

2. オペアンプの最大GBWについて

2. オペアンプの最大GBWについて

与えられたTechnologyの下で….

最高速オペアンプを実現するには

MOSFETの遮断周波数

MOSFETの遮断周波数

i

_out

i

_in

i

_out

C

_gd

C

_gs

g

_m

v

_in

r

_o gs m gd gs m T in out

C

g

C

C

g

i

i

3

.

1

1

=

+

≈

→

=

ω

(

gs gd

)

in in

j

C

C

v

i

=

ω

+

(

m gd

)

in out

g

j

C

v

i

=

−

ω

i

_in

3

.

0

≈

gs gd

C

C

Q

(

ω

_T

=

2

π

f

_T

)

一般に….

A

V

DD V_in1 V_in2 output

・出力ポール(p

₁

)

・ミラーポール(p

2

)

A点の容量

2

C

gs

+

C

gd

+

C

dsub

4

.

2

2

3

.

1

2

2 Tp gs dsub gs gd Tp dsub gd gs m

C

C

C

C

C

C

C

g

p

ω

≈

ω

+

+

=

+

+

=

3

.

0

75

.

0

5

.

1

≈

gs dsub

C

C

S D S S D

p

1

A

V

DD VI1 VI2 output

0

-20dB/dec 開ループ利得 帯域

A

o 周波数 利得・帯域幅(GBW) 1

p

p

2

≈

2

GBW

5

2

2 max Tp

p

GBW

=

≈

ω

注意: GBWはカレントミラーMOSFETできまる

4

.

2

2 Tp

p

≈

ω

位相余裕を考えると….

GHz

GHz

GBW

Tp

2

5

)

2

(

1

max

×

≈

=

π

ω

π

Q

p

1

3

2

2 max Tp A

p

GBW

=

≈

ω

1

.

2

3

.

1

2 Tp A

p

=

ω

GHz

GHz

GBW

Tp

2

5

7

.

1

max

×

≈

=

π

ω

Q

A

pチャネルMOSFETのミラーポールを回避する gs

C

一つ分少ない

5

2

2 max Tn B

p

GBW

=

≈

ω

R

2

.

4

2 Tn B

p

=

ω

GHz

GHz

GBW

Tn

2

15

3

max

×

≈

=

π

ω

Q

B

pチャネルMOSFETをバイパス

R

VCM VCM

さらに大きなGBWを得るには….

さらに大きなGBWを得るには….

(信号経路にカレントミラーを避ける) output output Bias Bias

4.PSRR(Power Supply Rejection Ratio)を確保するには

4.PSRR(Power Supply Rejection Ratio)を確保するには

高周波領域では寄生容量が問題 in

v

v

out 雑音の重畳 Decoupling capacitor 高速アナログ回路

V

DD

V

SS 高速アナログ回路では必須 ICチップ PSRR (Power Supply Rejection Ratio)

Bias Bias Bias CMFB

V

_DD C_out C_out + in

V

V

_in− + out

V

V

_out− C m

C

g

freq

gain

Unity

_.

1 out m

C

g

pole

Non

_.

3 C_C M1 M3

I

₁ 安定動作: 出力段の電流→大 ・高速動作→消費電力大 ・PSRRが悪い

一般的な全差動オペアンプ

一般的な全差動オペアンプ

準備運動

準備運動

m m

g

r

g

1

//

1

0

≈

r

o ds m

v

g

ds

v

視点

準備運動

準備運動

m m

g

r

g

1

//

1

0

≈

Bias o

r

≈

r

_o

r

o

g

m

v

gs

=

0

ds m

v

g

ds

v

v

ds 視点

V

_DD

V

_SS

i

_out o DD GS m out DD o m DD m o m GS

r

v

v

g

i

v

r

g

v

g

r

g

v

≈

=

≈

+

=

1

1

1

低周波

bias

カレントミラー回路

カレントミラー回路

o

r

m g 1 GS

v

対策: 出力抵抗を大きくして 電源電圧変動の影響を 抑制する o

r

m g 1

v

_DD GS

v

V

_DD

C

dsub

V

_SS

r

o

C

GS

i

_out DD GS dsub m GS m out DD dsub GS dsub GS

v

C

C

g

v

g

i

v

C

C

C

v

≈

=

+

=

高周波

高周波帯域で使用する際、 意図的に大きなC_GSを付加する → 大きなゲート面積のMOSFET

カレントミラー回路

カレントミラー回路

GS

v

dsub GS

C

C

>>

V

DD

M1

M4

i

_out DD o o out

v

r

r

i

_⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

≈

4 1

1

1

低周波

差動アンプ

差動アンプ

対策: 出力抵抗を大きくして 電源電圧変動の影響を 抑制する

V

_DD

M1

M4

i

_out

(

dsub dsub

)

DD out

j

C

C

v

i

≈

ω

₄

+

₁ Cdsub4 Cdsub1

高周波

対策: ドレイン容量を小さくして 電源電圧変動の影響を 抑制する

Ｓ

Ｓ

Ｄ

Ｄ

Ｓ

V

_DD

V

SS

v

_out

C

_L DD out

v

v

≈

高周波領域ではCCは短絡と同じ

C

_C 固定

出力段を接続すると

出力段を接続すると

Bias 位相補償用キャパシタ Bias

I

V

DD Bias

C

C

I

C

dsub DD C dsub out DD dsub out C

v

C

C

v

v

sC

v

sC

=

=

out

v

高周波領域では….

電流バッファを挿入

電流バッファを挿入

S D S

C

C 位相補償用キャパシタ 電流バッファ Bias CMFB

V

_DD C_L C_L + in

V

V

in− + out

v

v

_out− C m u

C

g

₁

=

ω

L m

C

g

p

3 2

2

=

C_{C M1} M3

CMRR

◎

PSRR

◎

全差動構成だと….

全差動構成だと….

Ⅲ.高速アナログ集積回路のレイアウト

Ⅲ.高速アナログ集積回路のレイアウト

1. 磁場結合による雑音 2. 基板抵抗結合による雑音

磁場結合による雑音

インダクタンス(L)の物理的意味を理解する

磁場結合による雑音

インダクタンス(L)の物理的意味を理解する

磁場

磁場

電流

J

H

rot

=

電磁誘導とは

電磁誘導とは

dt

dI

M

V

1 21 2

=

−

原因

I

1

t

H

E

rot

∂

∂

−

=

μ

ループ面積に比例 結果 2

V

自然の摂理: 磁場は現状維持するように振舞う 相互インダクタンス

電磁誘導(L)による雑音

電磁誘導(L)による雑音

I

_(t) 時間(t) 電流 , 電圧

_I

(t)

V

_(t) 信号線 CLK 磁束

dt

t

dI

M

t

V

(

)

=

−

(

)

直線配線でも発生する 磁場: 変化しないように振舞う 電流を流すと….配線の周囲に磁場を撒き散らす

逆方向電流によるインダクタンスの低減効果

．

逆方向電流によるインダクタンス

逆方向電流によるインダクタンス

逆方向電流: 周囲に磁場を撒き散らさない VDD VSS 電源線と接地線は一緒に配線する (ループ面積を小さくする) 差動信号線は隣接させる (ループ面積を小さくする) 信号ライン(+) 信号ライン(-) 電磁誘導を軽減

電磁誘導を抑えるには

電磁誘導を抑えるには

ループ面積 電流経路 磁場のばら撒き を抑えて 磁場変動に対する 感受性を小さくする ディジタル回路部 CLK アナログ回路部 誘電体? 抵抗体? シリコン基板 信号の伝達

基板抵抗結合による雑音

基板抵抗結合による雑音

S

l

S

l

R

=

ρ

l

S

C

=

ε

S

l

R

=

ρ

l

S

C

=

ε

ρε

ω

>

1 =

1

RC

ρε

ω

<

1 =

1

RC

10-2 100 102

)

cm

(Ω

ρ

f

_t

(

GHz

)

15000 150 1.5

f

_t 以下の周波数では シリコン基板: → 抵抗体

基板(経由)雑音について

基板(経由)雑音について

n-ウエル 電流 電位変動を誘起 VDD 雑音源

アナログ回路ブロック

雑音経路の遮断方法

(ガードリング)

雑音経路の遮断方法

(ガードリング)

n-ウエル 電流 VDD 雑音源 基板電位は固定 ガードリング (基板と同じ導電型でおこなう) VDD

アナログ回路ブロック

ガードリングの配置

ガードリングの配置

ディジタル部

アナログ部

ディジタル部

アナログ部

n-Si

n-Si

このやり方では不十分 同電導型の拡散層を用いる p+ n+

ディジタル部

アナログ部

ディジタル部

アナログ部

n-Si

n-Si

(高周波 → 低インピーダンス) 同電導型の拡散層を用いる p+ n+

LPF

低抵抗 雑音源 (バケツからの水) N-well P-sub. VSS 排水溝効果 (基板ノイズ除去効果あり) VDD

基板ノイズの抑制

基板ノイズの抑制

空乏層(容量) VSS ドレイン (電位変動大) CLK N-well P-sub. VDD 浮島現象

ウエル構造の基板ノイズの除去効果

ウエル構造の基板ノイズの除去効果

空乏層(容量) なし の雑音に対しては効果 RC 1 >

ω

R C C HPF ウエル内の回路の帯域制限が重要

お疲れ様でした