AND9282/D PLCモデムとメイン電源との同期

(1)

AND9282/D

PLCモデムとメインとの

はじめに

レシーバのは、トランスミッタとの

でな

に

します。

(PLC)

で

は、このにメインのゼロクロスをするのがです。このアプリケーション・ノートでは、のとの"#の$

( ｢%｣セクシ

ョン'

)

、オン・セミコンダクター

PLC

モデムでする

( ｢オン・セミコンダクター PLC

モデムでの｣セクション'

)

についてします。

また､

5 のゼロクロス./について、そのとをします ( ｢ゼロクロス./｣セクショ

ン'

) ｡

Figure 1. Simple ASK Demodulator Local

Quadrature Oscillator

Sampling Clock

Digital

S

Data Channel

2 2

5 のゼロクロス.0/についてしまし

た。ガルバニック !が""の4#は、# !5 .0

( ｢# !/｣セクション' )

をできます。6$の/%7

( ｢6$の.&'｣セクション' )

は

PLC

モデム・アプリケーションには"8きです。9の

3

つの/

( ｢:;()*｣｢+;()

*/｣｢,-.パルス/｣の=セクション' )

では、./は:>しますが、より01になります。

Table 2

には、

230 V

^RMSで2?した./と3

@45、6$5/をA6とした4#のBまかなコスト7*もりをしています。

ゼロクロス.0での8Cによって、9:ビット

・ストリームとビット・サンプリング・クロックにスキューが;じるため、この8Cを<することが

="です。

8Cの<は、まず ZC_ADJUST

パラメータにより、ボー・レートに>Jなく

13 m s

Kみで?できます｡

@にファームウェアがタイミングをAOにP?

します。

ビット

Figure 1

にすコヒーレントな

ASK (

RSTBU?

)

V?0をCえてみましょう。WDXしたYですが

なタイミングの="Zをしています。

Figure 2

にこのV?0のE[をします。\のビッ

ト・ストリームE[と;7された

ASK

]

(Channel

のE[

)

がトランスミッタによってチャネルにaせられます。ノイズフリー・チャネルの4#は、フィルタをFした]もノイズフリーです。ただしG には、フィルタをFしたあとも、チャネルによってdeされるノイズがfしています。

タイミングのHIなサンプリング・クロックを

した4#は、ノイズもシンボルJgK (ISI)

もLh できます。しかしレシーバのサンプリングが8すぎる

( H>3のE[ )

と、.0でのiりこぼしがjM します。Nに、サンプリング・クロックのタイミングがOすぎる4#も、klなビット・エラーがM

;します。

じ%は

FSK

V?にも7nけられます。

Figure 3

に、

NCN49597

および

NCN49599

モデムのレシーバのデジタル3をします。

でをPうときは、クロック]とデー

タをQにRすることはできません。ビット・サンプリング・クロックをさせるには、Rクロックの4としてメインのゼロクロスをするのがなので、ボー・レートはメイン pE5のq5になるようにSrされます。

RクロックとGのメインのゼロクロスと

のリンク&'は、TUによってT?されます。

PL110 TU (KNX )

は、8CVJゼロでメイ

ンのゼロクロスと=ビットがすることを"

Wしていますが、オン・セミコンダクターファー

ムウェア

ON−PL110

はこの"sに6tしています¹。

1For completeness’ sake we add other standards have different requirement. For instance, the IEC 61334 standard requires a delay of 120 ± 20 ms from the mains zero crossing to the start of the first bit of physical frame. Refer to [1] for details. Please note ON Semiconductor does not provide support the IEC 61334 protocol.

www.onsemi.jp

APPLICATION NOTE

(2)

Figure 2. The Coherent Demodulator of Figure 1: Waveforms and the Resulting Data when Sampling Optimally and too Late

Channel

After filter (noisefree)

Sampling Output Original Bitstream

Sampling Output After Filter

Optimal Sampling Too Late Sampling

Transmission Clock

Figure 3. Digital Part of the Receiver of the NCN49597/9

fSI

f_MQ

fSQ

Sliding Filter

fS

fM

2^nd Decimator

IM

QM

IS

QS

fMI

From Clock Generator

fMQ fSI fSQ

フレームビットのほかに、レシーバは9:フレームの u4をXるv"もあります。wYですが、フレームは9:なビットxZでしか[uできません。

PL110

プロトコルの4#、フレームのT?が

ないので、どのビット・スロットのu4でもフレームを[uできます²。

オン・セミコンダクターPLCモデムでの

Figure 4

は、オン・セミコンダクターが\]した

NCN49597

と

NCN495992

の

2

つの

PLC

モデムにおけるの^れをしたブロックYです。z3のゼロクロス.0がメインを{ して:;クロ

ック

(50 Hz

または

60 Hz)

を_Oしており、そのクロ

ックが

ZC_IN

ピンをじてモデムにつながっていま

す。モデムの}3では、デジタル

PLL

がメイン pE5のq5のpE5を~つ｢ビット・クロック｣を

;7します。さらに、そのビット・クロックの 8

q のレートの｢チップ・クロック｣も;7されます。

このブロックYとじことを]レベルで`aしたのが

Figure 5

です。

2For completeness’ sake, we note the IEC standard also requires that a frame starts on the frame clock, a signal with a period of multiple mains periods. The exact period depends on the baud rate, but a frame clock start is always aligned on a mains zero crossing.

(3)

Figure 4. NCN49597 and NCN49599 Bit and Frame Synchronization Zero

Crossing Detector Mains

Phase Locked Loop

Bit Synchro−

nization

Receiver Sampling Clock Pin

ZC_IN

Bit

Counter Preslot

Figure 5. NCN49597/9 Synchronization Signal Diagram. Note the Direction of Delay Arrows Zero Crossing Detector

Mains

Jitter Jitter

Phase Locked Loop

Receiver Sampling Clock Bit Synchronization

ZC_ADJUST SynchroValue

S S

ゼロクロス.0には、どうしても8C

( 50

〜

500 ms)

とジッタ

( 2

〜

100 ms)

がM;してしまいます。フェーズ・ロック・ループは、ゼロクロス]を

「&へ」

(

すなわち8Cとb&8

)

シフトすることができます。このシフトcは

ZC_ADJUST

レジスタでされ、dは

0

〜

3.3 ms

です。?のKみ Sは

13 m s

です。さらに、25Ăm

s pk-pk

のジッタがde されます。

ほかに、

SynchroValue \?でもVJシフトを

できます。この?によって、サンプリング・クロックを

−3

〜

+4

チップ・クロックJのdで

1

チッ

プJずつシフトすることができます。トランスミッタ・クロックをするのはビット・クロックだけで、レシーバのOをUeするのは

SynchroValue

だけです。HIなビットはファームウェアによってAOにf?されるので、ユーザによるg

は""であり、そもそも"hです。

オン・セミコンダクターの

PL110

ソフトウェア・

ソリューションは、ゼロクロスをできますが、そのは""です。ソフトウェアがAOに 9のノードとできるからです。このihはjに

DC

ラインでののためにされます。

Figure 6. Non-Isolated Zero Crossing Detector R1

1M

To PLC Modem 3.3 V

Phase

C1 100p/10%

D1 BAS40−04

D1

(4)

のメインのゼロクロスからビット・クロックまでの8Cとしてkましい

(IDIS

の4#は

120 m s

、

PL110

の4#は

0 m s)

をるには、

ZC_ADJUST

レジスタをしてください。

えば、の8Cが

95 m s

であるゼロクロス.

0を

ON−PL110

ファームウェアとした4#、

ZC_ADJUST

の

7 (7 × 13 = 91 m s)

がHlです。

ゼロクロス$%&'

ゼロクロス.0はモデムのメイン ]を;7します。がメイン、.が

3.3 V

の

TTL

]です。

モデムとメインとの

Jに !がv "ない4

#、この/は#にWDにできます

( ｢# !/｣

セクション'

)

。

しかしほとんどのアプリケーションではガルバニック !がv"です。 !にはオプトカプラがwY のSrであり、

PLC

での6$5 /を>に

します。ただし、この/にはBきなm4があります

( ｢6$の.&'」セクション' )

。nlした/

については、｢:;()｣｢+;()

/｣｢,-.パルス/｣セクションでします｡

oのでは、メイン;が

230 V

でUOd

が

−30%

〜

+20%

と?しています｡ただし｢dp」

には、メイン;

120 V

の3@`をします。

メインとモデムのJにガルバニック !がv

"なければ、#にWDなゼロクロス/がで

きます

(Figure 6

'

)

。

この/では、モデム・ピンの

ESD

qセルを

qするために、ショットキ・ダイオードでメイン

;を 0

〜

3.3 V

レベルまでrとしています。

1 M W

のは^をsしています。ノイズとgKの$

をえるため、さなコンデンサをteすること

をおめします。

Figure 7. Conventional Isolated ZC Schematic (Variant 1) Phase

D1 R1 45k

To PLC Modem R3

10k 3.3 V

R2 360k

Figure 8. Conventional Isolated ZC Schematic (Variant 2) Phase

D1 R1

45k

R3 10k

To PLC modem 3.3 V

R2 360k

の

2

つの6$5ゼロクロス./を、

Figure 7

と

8

にします。

ダイオード

D1

はb;から

LED

をqするとともにu¡を¢lに:vします。ゼロクロスのタイミングでは

LED

に^が^れないため、.がBS に8れます。えば、

LED ^のピークRSを 5 mA

に\?し、オプトカプラをトグルするのに

0.5 mA

が v"な4#､VJのずれは

300 m s wになるでしょ

う。^が""になった£、はるかにBきな^が

¤きxまれます。

3@のSr

y?に="な3@はありません。 330 k Wの

は、jくの4#はさなをいくつかz¥¦{して%7すると§{です。そうすれば、5で¨©なパッケージをしても;?Uを|えることはありません。

コンデンサによって;じる8Cは､

PLC

モデムの

ZC_ADJUST

レジスタで<できます。

エッジ3のO

オン・セミコンダクター

PLC

モデムの

PLL

は、

.0.の}ちªがりエッジにします。この

(5)

モデムは、.0にとって"~の8Cをチップの

\?で<することができます。しかし、このih

はに?の8Cでのみ«です。

}ちªがりエッジは LED ^が#に¬ないとき

にM;するため、8Cはオプトカプラの^

(CTR)

と

LED

の

V−I

にBきくされます。

これらのjZは、オプトカプラのによってBきくなるうえ、じ

でも®¯がBきい。

また、°UXやによってもってきます。

ほとんどのオプトカプラは、

LED ^が 1 mA

のときの±Nはまったく?められておらず、jにターンオフVJとそのばらつき

( UX、®¯、

°UX

)

に>する±Nはありません。

PLC

モデムc

Vの 1

²<になりがちな¨©なオプトカプラの4

#はjにそうです。

}ちªがりエッジのタイミングもメインの Gの;にします。2?によって −0.17 m s/V

のJ

5がWまりました ( ;が+いほど8Cが¬ない )

。

}ちªがりエッジの@とタイミングは、Yに

した

2

つの/でBきくなることに³しなければなりません。

1

つの/では、オプトカプラのターンオフVに

}ちªがりエッジがM;します。オプトカプラはタ

ーンオフがターンオンより8くばらつきもBきくなります。そのためモデムにしたときにwな8 Cが;じるだけでなく、その8CがBきくばらつきます。また、¢Eがほぼ´し

LED

の_O^がv

¬すると、GのBがこるので、Gのゼロクロスよりもµに

PLC

モデムに]がされます。

このaは、オン・セミコンダクターのモデムでは<できません。

この4では

2 の/のほうが¶れています。

}ちªがりエッジはフォトトランジスタのターンオ

ンjZの$をnけるため、Gのゼロクロスの£

にM;します。

"するに6$のゼロクロス.0は、8CがBき

いうえにそれをできないということです。

2 の/のほうが¶れていますがその¯はごくわず

かです。

3@のSr

D

₁のo¸;は¹l+く、れ^はさくなければなりません。その9のパラメータは="ではありません。

R

1の#7は、º³にSrしたH»sにおけるピーク^で]します。メインの¼;が

230 V

_AC、kましいピーク^が

5 mA

の4#は、@

½のように]されます。

R₁+Ǹ @2 V_mains,RMS(1*30%)*V_D1*V_LED

I_Peak (eq. 1)

[228 V*0.6 V*3 V

5 mA +45 kW

Figure 9. Improved Isolated ZC Schematic Q1

Q2 BC848

470

R4 10k C1

4u7

R2 330k Phase

To PLC modem D1

stg

BC848 ZD1

8V2 R1 56k

C2 See Text

3.3 V

R3

u¡の]では、メイン;としてCえ

られるHBをC¾しなければなりません。@½で

]されます。

P+50%@

(V_Mains@120%) 2

R₁ +850 mW (eq. 2)

R

₁はOdにわたってなOができるようu¡?UをSrし、¿ÀをC¾した3

@にするv"があります。

R

₁はのHB;にもえるv"があるので、HB;"sにI#しながら`の{4を

~するには、`をz¥¦{して%7し

たほうが{です。

オプトカプラ

LED

のo¸を~けるには

R

2がv"です。

R

2を^れる^ができるwのになるように\?します。

(6)

nlした ZC

/

(Figure 9)

をすれば、Fな u¡がM;することなく、また+ZhオプトカプラをしなくてもなOをaできます。

D

1

､ R

1

､ C

1

､ ZD

1はWDなを%7しています。ゼロクロスVには、

C

₁に)*された(によって

LED

の_O^が¤きxまれます。6$&½ではゼロクロスVに^を^すhはほとんどありません。

Q

₁と

Q

₁の

2

®の

NPN

トランジスタが?^シンクを%7しています。ÁÂにÃ がかかることによって、

R

₃のÄ¡に?;

(Q

₂のベース・エミッタ

J;。\]O4では¢ 650 mV)

がM;し、その

£¤ R

₃に?^が^れます。

この^は、Ä&のトランジスタの^{が

¹lに+ければ、

Q

₁のコレクタ^および

LED ^

とほぼ¥しくなります。

の¢EのJÅは、 R

₂を^れる^が

Q

₁のベース;を_OするだけBきくなるため、ラインによって

CSS

がターンオンします。の¢EのJ Åは、

Q

₂のベース・コレクタ¦#3が¦&8バイアスされ、

Q

₁のベース;が¢

−0.65 V

にÆされるため、メイン;がクランプされます。

Figure 10. Current Waveforms through the LED for the Conventional (Grey) and the Improved Detector (Black).

10 5 0 5 10

400 300 200 100 0 100 200 300 400

Mains [V]

10 5 0 5 10

Time [ms]

1 0 1 2 3 4 5 6 7 8

Current [mA]

Figure 10

は、6$の

ZC

/

( §¨ )

とnlした

ZC

/

( © )

の

^の

いをシミュレートしたYです。

nlした/の LED _O^は、:&[Eにより ªく、ゼロクロス.の"ゾーンがかなり«く

なります。

6$の/では、Gにゼロクロスしているdª の^が

#

にさく、Gにゼロクロスした

300 m s

£の^は

160 m A

です。nlした

ZC

/では、

40 m s

}に

1 mA

にしていますが、この8Cについても

R

₂を¬しさくすればさらに,くできます。6$の/とnlした/のÄ&について、

ラインのGのゼロクロスと

6

®の

HCPL−817

オプト

カプラの !ÈとのJの8C

(

2

)

を

Table 1

にします。デバイスJばらつきは、

93 m s

から

24 m s

にnÉされています。:

LED ^Vに CRT

がÊXするオプトカプラでは、さらにBきな«¤がËされます。

また、

TCET−1109

、

SFH615A−3

、

NEC2501

オプトカプラの2?では、@Jばらつきはわずか

10 m s

でした。これらの2?はÌでPい、エージングを¬していないことに³してください。nlした

ZC

/ でいる_O&'によっても、このでのばらつきがさらにv¬します。

(7)

Table 1. MEASURED DELAY OF THE CONVENTIONAL AND THE IMPROVED ZERO CROSSING DETECTOR (6 HCPL−817 Optocoupler Samples)

Sample Conventional Circuit Improved Circuit

1 374ms 70ms

2 281ms 52ms

3 298ms 46ms

4 298ms 61ms

5 298ms 62ms

6 290ms 55ms

3@のSr

b®Zq ダイオード D

1は、メインでÍ

されるピークb;にえなければなりません。

このダイオードには､れ^

(

Odで

100 m A であること )

zはjÎな"sはありません。

¯°した/の LED _O^は¢ 1.3 mA

で、この

は

R

₃

(470 W )

のÄ¡の;o>

650 mV

によって?

±されます。この^をÏやすことはhですが、

すべての^がしてUXするので、9の3@も

してUXさせるv"が;じます。

Figure 2

にした()* コンデンサ

C

1の

(4.7 m F)

は、;リップルとスタートアップVJのバランスをとったです。このコンデンサからiり.

せる(^は、

R

₁のu¡と+«²を~する v"Zからsされます。

Figure 2

にしたでは、

ゼロクロスをに.するためのスタートアップ

VJは 50 ms

、

C

₁がフルÐされるまでのVJは

250 ms

です。

;リップルは 500 mV であり、 CCS

ZhとしてはÑの%もありません。

C

1を^れる^リップルはさい

(1 mA )

ため､3@のSrは³Wです。

C

₁の?U;は

8.2 V

のツェナ;より+くなければなりません。

R

₁のは、ÔÕ^のバランスによってy?されます。

R

₁がさすぎると、ツェナ・ダイオードでk lなu¡が;じます。

R

₁がBきすぎると、^

ではなく R

₁によって

LED ^がsされるため、

この/は6$&½とNにOします。

の¢Eのときに¤きxまれる^のほうが´

です。このJÅは、 1.3 mA

の?^が

LED

に¤

きxまれます。ツェナ・ダイオードで¹lに;を

¨?Xさせるには、これとほぼじ^がツェナ・

ダイオードに^れなければなりません。じJに

R

1を^れるÔÕ^は、メイン;の«を

R

1でÖってµできます。

この^は、>にすH»sでの(^よりも¹lBきくなければならないということです。

•

メイン;のÍH:、×/のでは

230 V

_RMS

⋅ 30%

• ^LED

のHB^：

♦ ÌでのØ`

650 mV VBE

が、

−55 ° C

では

800 mV

までª·する

♦

R

₃のÍH:：

5%

の¼¯など

ªをÙ°すると、この^は

1.8 mA (30%

Ï

)

となります。

×/の

\]

では、

63 k W

です。

E12

として

56 k Wを Srします。この

をyめてしまえば、

H»Vのu¡を]できます。 R

₁を^れる^

は、ここでもじように、VJの¢lをÚにメイン;の«

(

ここでは、CえられるHB

)

をH»

Vの R

₁でÖって

µします。 (230 V

_RMS

+ 20%) 2/ (56 k W ⋅ 5% tolerance) / 2 = 715 mW

のように]

されます。

µに¸べたように、コストによってはの:い0

5のをz¥¦{して、 R

₁を%7することがあります。

u¡のÏeを¹ºにしてもさらに8CをnÉ

したい4#は、

R

₂のを

1/2

〜

1/3

にすることもできます。ただし、さい8Cよりも?の8Cのほうが="です。

Q

₁および

Q

₂は､

V

_CE

< 10 V ､ I

_C

≈ 1 mA

でOします。

+い ^

{がv"です。

Figure 9

にした

BC848

はÛwなSrですが、ほかにもj5のSr»

があります。

R

₄のはÛÜです。をさくすれば8CVJ が,くなり、をBきくすればオプトカプラの

CTR

にÚする/が:>します。

10 k Wにすればほ

とんどの\]にÚできるでしょう。しかし、に

c[uにいくつかの (3.3 k Wや 33 k Wなど )

で

¼することがBÝです。なOのために、 ZC

ピンでのフル;RSをおめします。;RSが

3.3 V の4#は､\]した^でオプトカプラ

の

CTR

が¹lかどうかをするv"があります。

ª½の\]の4#、

CTR

が

100%

であればフォトトランジスタには

1.3 mA

の^が^れ､このは

ZC

ピンを;SいっぱいまでRSさせるのに¹lです｡

LED

の¦&8^がさいときの

CTR( ^ )

のばらつきがBきいオプトカプラをするv"がある4#は、それにじて

R

₁、

R

₂、

R

₃の=をさくしなければならないことがあります。えば、

Îのシリーズのオプトカプラでは

2.5 mA

の_O^

で¹lなことがÞした4#は、これらのを

1/2

にするv"があるでしょう。これによりvYにメインの./がÏeし、3@コストが+くなり

(8)

ます。これはまったくkましいことではなく、オプトカプラのSr»が«まります。

しかし6$の/でもオプトカプラにÚする"W が+いため、:グレードのオプトカプラを{ してコスト:vをßす4#でも、nlした

ZC

/のほうが{です。

オプトカプラは !5

ZC

/でも="な3@です

。しかし、dかつ Jにわたって、

_O^が 1 mA

のときターンオンVJがすべてT?

どおりで、しかも¨©なデバイスを7つけるのはそう³Wではありません。àとして、

LED

の¦

&8^がHのときに CTR

がHも+いデバイスを

®Srするようにしてください。nlした\]で

は、jZのばらつきにÚするトリガ・ポイントのが:くなっているので、オプトカプラの"sが¾ âされます。

ª½の\]を6$の.0とべると、u

¡はそれほどさくなりませんが、タイミングの

¿Zは8ªします。3@コストもわずかしかÏえま

せんでした。

! さらに./を:vするv"がある4#は、

Figure 11

にす/をã してください。AÀな

Oä:はじですが、¨?X;がメインからz¦られるようになるため､;はより+く

(8.2 V

_DCではなく¢

300 V

_DC

)

なります。

また、

Figure 9

のベース

R

₂をダイオードと

のÁみ#わせにきÂえたため、

R

₂でのu¡は

¢lです。の¢サイクルVに

Q

₁のベース;を¹ lできるよう、

R

₃をteしました。

これによって、

Figure 9

の/にべ、コストはÃ gª·しますが./は¢lになります。Äしい

については「dp」を'してください。

2?したE[ ( ©い )

を

Figure 12

にします。

ªのグラフは、メインのE[と

C

₁のトップ

・プレート;をします。Ååのグラフは.

]です。>のグラフは、オプトカプラのダイオードを^れる^

( &[E^ )

³と/に^れxむ#]

^をしています。

C

₁のトップ・プレート;とÄ&の^については、シミュレートしたE[

( §¨の4 )

もしています。シミュレートした

LED ^と2?した LED ^の

¯はさなものですが、この¯がHも="なパラメータ

(C

1のH;

)

によりBきないをもたらします。このことからも、/Oをæ=にすることの="Zがらかになります。

3After capture, both signals were low-pass filtered with a bandwidth of 30 kHz to reduce displayed noise. It was verified this filtering does not hide significant signal features.

Figure 11. Schematic of the Detector with High-Voltage Charge Storage Q1

MPSA44 Q2

BC848

470

R4 10k C1

22n R2

330k

R3 43k Phase

To PLC modem D1

D2

stg

3.3 V

R1

(9)

Figure 12. Measured (Solid Black) and Simulated Signals for the High-Voltage Charge Storage Pulse Detector (Refer to the text for details)

10 5 0 5 10

400 300 200 100 0 100 200 300 400

Mains/vstg [V]

10 5 0 5 10

0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5

Output [V]

10 5 0 5 10

Time [ms]

0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Current [mA]

3@のSr

まず、

C

1のHLh;

(VC

1,min

)

をSrします。

^がIÝにihするには、いくらかの;o>

がv"です。これには

LED

のÄ¡の;o>をeç しなければなりません。

VC

_1,min

= 10 V

が¨な[u

4です。これよりを:くしてもBきなコスト«¤

はられません。

C

₁はメイン;のの¢Eのª·JÅにè Ðされます。

C

₁に)*された(は、@½にしたように

t = t

_startからされます。

d

dtV_Mains(t)

Ť

t+tStart+I_LED C₁

(eq. 3)

ここからzちに@½がéかれます。

Ǹ @2 V_Mains@2p@f_Mains@cos

ǒ

2p@f_Mains@t_Start

Ǔ

₊^I^LED

C₁ (eq. 4)

>oゼロクロスのとき^がオフにÝりÂわります。(は、ª·ゼロクロスからè され、

メイン;が

V

C 1

(t) + V

Dにª·するまでされます。\]"sにより、このV4で

V

_{C 1}

(t = t

_min

) =

V

_C1,minです。@のように`aすることもhです。

t_min+ 1

2p@f_Mainsarcsin

V_C1,min Ǹ @2 V_Mains,RMS

(eq. 5)

H»ケースsはメイン;が:いときです｡

えば、¼よりも

30%

:いが7xまれます。

C₁uI_LED@ 1

2@t_Mains*t_Start)t_min Ǹ2min V_Mains,RMS*V_Q1,min

(eq. 6) +V_T

R₁@ 1

2@t_Mains*t_Start)t_min nom V_Mains,RMS(1*30%)*V_Q1,min

½

6

のÅは

C

₁によってyまりますが､

C

₁を`aするÆ½は³Wにはf2できません。しかしêえられたsにÚしては

18 nF

というを]できます｡

これはシミュレーションで¼できます。

これらのダイオードにÚする"sはo¸;が¹ l+いこと､およびれ^が¬ないことだけです｡

D

₂のピーク;?Uについては、Íされるメイン

;のHBピーク;をC¾するv"がありま

す。メインのの¢EのJÅは、

C

₁の;によって

D

₁の;がqになるため、

D

₁のピーク;?

Uは、メインのピーク;の｢ 2

q｣を|えるv

"があります。

C

₁と

Q

₁は+;タイプでなければなりません。

トランジスタ

MPSA44 (Q

1にfë

)

は、コレクタ・エミッタJo¸;が

400 V

です。

Q

2は:;トランジスタでかまいません

(BC848

をfë

)

。

R

1はª½

どおり\]できますが、 C

₁はv"な

LED ^ (

½

4

と

6)

に6ってevしなければならないことにÇ³してください。

(10)

Figure 13. Schematic of the Detector with Reduced Output Pulse Length Q1

MPSA44 Q2

BC848

470

R6 10k C1

3n3

R2 330k

R3 43k Phase

To PLC modem R4

2M

R5 150k Q3 BC848

D3

D2 D1

stg

3.3 V

R1

"#$パルス

/は01になりますが

(Figure 11)

、./はさらに:>します。

の¢サイクルの¢に、 C

₁は

D

₁をじてÐされます。その£¢には

D

1がéしなくなり、

C

1のトップ・プレートの;

(Figure 13

に

stg

と`½したÈ Â

)

がメイン;とìにª·します。

ゼロクロスの¬し£に、^

(Q

₁、

Q

₂、

&c.)

がオンにÝりÂわって、

C

₁の(が./されます。そのため、の¢サイクルにわたって

LED

はéしなくなります。なéVJは、

C

₁に)*された

(によってyまります。したがって LED

のÔÕ.

/^は#に:いに:vできます。

ª½の/とはなり、.パルスのデューティ

・サイクルが

50%

をBきく>/ります。しかし、

オン・セミコンダクターのモデムはすべて、ゼロクロス.0.の}ちªがりエッジにするので、しいタイミングが~されます。

}ちªがりエッジのタイミングは^のターン

オンによってにy?されますが、}ち>がりエ

ッジは.デューティ・サイクルが

25% の4#

はほとんどされません。このOモードでは、

C

1の(がÉになった£でも、メイン;はª

·し{けます。これにより、オプトカプラの LED

を

^れる^は¬ないがばらつきがBきいため、}ち

>がりエッジはに?±されません。

ロジック・ゲートで.をバッファすればしい Oを~できますが、

Figure 13

にした&'のほうがです。

stg

の;がメイン;よりも:

くなると、

Q

₃がオプトカプラ

LED

をバイパスするため、きれいな}ち>がりエッジがられます。

2

?した

E[をいくつか Figure 14

にします。

ªのグラフは

C

₁のトップ・プレート;です。Åå のグラフは.]です。>のグラフは、オプトカプラのダイオードを^れる^

( &[E^ )

⁴と/

の#]./^をしています。

C

₁のトップ・プレート;とÄ^のシミュレートしたE[

( §¨の

4 )

もしています。

(11)

Figure 14. Measured (Solid Black) and Simulated Signals for the Reduced-Length Output Pulse Detector (Refer to the text for details)

10 5 0 5 10

400 300 200 100 0 100 200 300 400

Mains/vstg [V]

10 5 0 5 10

0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5

Output [V]

10 5 0 5 10

Time [ms]

0.5 0.0 0.5 1.0 1.5 2.0

Current [mA]

Figure 11

の/とべると､3@コストはやや+く

なりますが、やはり./は¢lです。Äしい

は「£Ê」を'してください (

「dp」'

)

。

パルスVJが,い4#､は³Wに]できます。

このsでは、ゼロクロス£のメイン;の

1 @ªïをã できます。コンデンサにかかる;

V

_Cは、^が¤きxまれると:>します。/に

stg

でしたÈÂの;は、@½でêえられます

( のゼ

ロクロスを

t = 0

とする

)

。

[t

dV_Mains(t)

dt

Ť

^t+0)

ǒ

^V^C^(t⁺⁰⁾^*^t^@_C^I^LED

1

Ǔ

(eq. 7) V_stg(t)+V_Mains(t))V_C(t)

コンデンサの(がðきると

V

_stg

(t) ≈ 0

なので、

t

についてけば、

LED ^、メイン;、パルス VJ t

の

3

つがêえられたときの

C

₁のをy?できます。Gのパルスは､

Q

₃のためにÃg,くなります｡

Yした

3.3 nF

にすれば、メイン;が¼

から

30%

:>した4#でも

800 ms

のパルスが~されます。ダイオード、

C

₁、

Q

₁は+;タイプでなければなりません。

Q

2と

Q

3は:;トランジスタでかまいません。

R

1はª½どおりUeできますが、

C

1はv

"な LED ^に6ってevしなければならないこと

にÇ³してください。

3@のu¡が%にならないようにすべきで

すが、

R

₂と

R

₄の;?Uはメイン;に¹l

えられるものでなければなりません。

3@のSr

この/でも

C

₁のは、H»ケースs

(

メイン

;が:い )

のときに¿Zの+いOがhなものでなければなりません。

すべてのダイオードのピーク;?Uが、メイン

のÍHBピーク;よりも+くなければなり

ません。

()*

2?には¨Zをæ=にËするv"があります｡

30 mA

の:^でもñÌに^れればÍòするおそれ

があります。ゼロクロス.0など、ÍのóÎをô う;がõeされている/を、¨に2?するためのfëöÏは、ÀÐのdを|えていますので、

[2]

および

[3 ､ Safety

セクション

]

を'してください。

4As in Figure 12, the currents are band-limited to 30 kHz.

(12)

Table 2. ZERO CROSSING CIRCUITS COMPARED

(Measurement power consumption, component count and cost relative to the conventional solution.)

Circuit Components

230 V_AC Variant 120 V_AC Variant

Figure Cost Dissipation Dissipation

Non-Isolated 3 0.2 50 mW 30 mW 6

Conventional 5 1.0 590 mW 290 mW 7

Low-Voltage Charge Storage 10 1.5 610 mW 400 mW 9

High-Voltage Charge Storage 10 1.9 230 mW 120 mW 11

Reduced-Length Output Pulse 15 2.3 110 mW 50 mW 13

Figure 15. Measuring the Power Consumption, Delay and Jitter of a Zero Crossing Detector Safety earth

AC supply or isolation transformer

Oscilloscope

Tested detector

Safety earth cable (≥2.5 mm@) Line Neutral

3.3 V Output Ground Current sensing

の+,ª½セクションでÑ/か¸べましたが、\]した /を÷øにÑÒしなければならないことはÆ?

"です。3@Jのばらつきについてもæ=にËし

なければなりません。

úいゼロクロス.0のÑÒは#に³Wです。

\];d}でしくOすることを¼するに

は、U

AC (

Ò

AC またはWûトランス )

がv"です。

^の2?には、¹lの+い^プローブも

できます。

あるいは、ÅZに¦{したさな

( ¢ 100 W )

をし、のÄ¡にaれる]をオシロスコープでÕ2します。+;¯OプローブがHも¨な

2?&'ですが (Figure 16

、

) ､¨Zに¾すれば

なプローブもできます

(Figure 16

、

)

。

スイッチモード

AC では、jにノイズが%に

なることがあります。このに^れる^はさいため、Ä¡にaれる;も:くなります。ノイズとトーンが2?にgKする4#はフィルタをし

てください。

Figure 16

にすフィルタは

3 dB

üýS が

10 kHz

を|えています。

./は、^E[と2?したメイン;

E[からWまります

⁵。Õ2したオシロスコープのデータをローパス・フィルタして､2?した./

の

Ö

を

n

Éできます

｡

これには

､ Numerical Python

、

Matlab

、

Octave

などのソフトウェアが§{

です。ジッタは、メインの×のゼロクロス4でオシロスコープをトリガし、~{トレースが`されるようにディスプレイを\?すればf?できます⁶。

えば、

Figure 17

のスクリーンØþは、メイン

; (

トレース

)

と.0.を

しています。

オシロスコープのカーソルからジッタが¢

6.8 m s

であることがわかります。ÔÕ8Cは¢

93 m s

です。

5Multiplying the current with the RMS voltage of course overestimates the dissipation as it includes reactive power. This power is especially significant for the reduced-length output pulse circuit.

Care must be taken to deskew the current and voltage measurements. Skew between both is especially significant when using a split-core current probe.

6Tektronix, who introduced this feature, calls this “digital phosphor”.

(13)

あるいは、スクリプトでÙりÚし8Cを2?できます。この&'にはÛ]データをiできる{4があります。

Figure 16. Measuring the Current with a Single-Ended (Left) or Differential Oscilloscope Probe (Detail of Figure 15) Filter

(optional)

Sense Resistor 100 W/1 W

10 kW From Supply

Oscilloscope

560 pF

10 kW 560 pF

Filter (optional)

Sense Resistor 100 W/1 W

2×5.1 kW

Oscilloscope

560 pF

2×5.1 kW 560 pF

To Circuit From Supply To Circuit

Figure 17. Measuring the Output Jitter Current with an Oscilloscope Configured to Show Persistent Traces.

Mains (Left) and Detector Output are Shown

c

オプトカプラのjZは、;ロットごとにUOす

るhZがあり、jに:_O^のときにその傾8 がÜÝです。

そのため、cにおける.(ÑÒのÞとして8 Cを2?することをfëします。

まとめ

Table 2

にª½のゼロクロス.0/のu¡

のをします｡

230 V

_ACタイプについて､6$5 /をA6にしたコストの7*もりもしています｡

(14)

()

*+リスト

>の3@`はにすぎません。Gには、オプトカプラのSrによって\]がyまります。

オプトカプラとプルアップは含まれていません。

0

Table 3. NON-ISOLATED DETECTION

Component 230 V_AC Variant 120 V_AC Variant

C1 100 pF 150 pF

D1 BAS40−04 BAS40−04

R1 1 MW 510 kW

0=はピーク^が

5mA

の4#であり、Srしたオプトカプラについてがv"です。

Table 4. CONVENTIONAL DETECTION

Component 230 V_AC Variant 120 V_AC Variant

D1 S1FLJ BAS21LT1G

R1 43 kW 24 kW

R2 300 kW 300 kW

R3 10 kW 10 kW

=はピーク^が

1.3 mA

の4#であり、Srしたオプトカプラについてがv"です。

BC848

トランジスタを

NTJD4401NT2G

のようなデュアル・トランジスタにきÂえるとß#がよい4#があります。

Table 5. LOW-VOLTAGE CHARGE STORAGE Component 230 V_AC Variant 120 V_AC Variant

C1 4.7mF/16 V 4.7mF/16 V

C2 See Text See Text

D1 S1FLJ BAS21LT1G

Q1, Q2 BC848BWT1G BC848BWT1G

R1 56 kW 22 kW

R2 330 kW 160 kW

R3 470 W 470 W

R4 10 kW 10 kW

ZD1 MM3Z8V2ST1G MM3Z8V2ST1G

!

Table 6. HIGH-VOLTAGE CHARGE STORAGE Component 230 V_AC Variant 120 V_AC Variant

C1 22 nF/450 V 33 nF/450 V

D1 S1FLK S1FLJ

D2 S1FLJ BAS21LT1G

Q1 MPSA44 MMBTA42LT1G

Q2 BC848BWT1G BC848BWT1G

R1 470 W 470 W

R2 330 kW 160 kW

R3 43 kW 43 kW

R4 10 kW 10 kW

"#$パルス

Table 7. REDUCED-LENGTH OUTPUT PULSE Component 230 V_AC Variant 120 V_AC Variant

C1 3.3 nF/450 V 6.8 nF/250 V

D1, D2, D3 S1FLK BAS21LT1G

Q1 MPSA44 MMBTA42LT1G

Q2, Q3 BC848BWT1G BC848BWT1G

R1 470 W 470 W

R2 330 kW 160 kW

R3 43 kW 43 kW

R4 2 MW 2 MW

R5 150 kW 150 kW

R6 10 kW 10 kW

(15)

./01

[1] IEC. Automatisation de la distribution àpar l’aide de syst è mes de communication à courants porteurs − partie 4:

Protocoles de communication de données − Section 32: Couche liaison de données − Contrôle de liaison logique (LLC), September 1996.

[2] Tektronix. Fundamentals of floating measurements and isolated input oscilloscopes, February 2005. Application note, online at http://info.tek.com/www−fundamentalsof−floating−measurements−andisolated−input−oscilliscopes.html [3] Pierre Woestyn, Peter Cox, et al. Evaluation kit for power-line communication user manual. ON Semiconductor,

July 2015.

ON SemiconductorびON SemiconductorのロゴはON SemiconductorというをうSemiconductor Components Industries, LLC しくはそののび/またはのにおけるです。ON Semiconductorは、、、トレードシークレット()とのに!する"を# します。ON Semiconductorの$%/ の&'!(リストについては、*+のリンクからご-いただけます。www.onsemi.com/site/pdf/Patent−Marking.pdf. ON Semiconductorは./なしで、0123の$%の45を 6うことがあります。ON Semiconductorは、いかなる7の8での$%の&9:について#;しておらず、また、お<=の$%において>?の@'や'からAじたBC、

に、DE、FE、GHなIJなどKLのIJに!して、いかなるBCもMうことはできません。お<=は、ON SemiconductorによってNOされたサポートやアプリケーションSTのUVにかかわらず、すべてのWX、YZ、[\:の]^あるいは_の`aをbむ、ON Semiconductor$%を'したお<=の$%とアプリケーションについてK LのBCをMうものとします。ON Semiconductorデータシートやd=1にeされるfg:のある「_」パラメータは、アプリケーションによってはkなることもあり、lm の:gもnFのopにより4qするfg:があります。「_」パラメータをbむすべてのrパラメータは、ご'になるアプリケーションに@じて、お<=のstuvw においてxyz;されるようお{い|します。ON Semiconductorは、そのやそのの"の+、いかなるライセンスも}しません。ON Semiconductor$%は、A~

や、いかなるFDA (%%)クラス3の、FDAがしないにおいてKもしくはのものとyされる、あるいは、へのを!(

としたにおける]%などへの'をしたはされておらず、また、これらを'!(としておりません。お<=が、このようなされたものではない、fされていないアプリケーション'にON Semiconductor$%をまたは'した9、たとえ、ON Semiconductorがその%のまたは$にしてp があったと¡¢されたとしても、そのようなせぬ'、また£fの'に¤した¥¦§から、DE、¨はFEにAじるすべてのクレーム、ª'、IJ、oª、および«¬®などを、

お<=のBCにおいて¯°をお{いいたします。また、ON Semiconductorとその±²、³²、、¤ 、´µ¶に!して、いかなるIJも·えないものとします。

ON Semiconductorは¸' ¹§/º»¼½¸'¡です。この¾®は&'されるあらゆるWの!(となっており、いかなる¿WによってもÀÁすることはできません。

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AND9282/D PLCモデムとメイン電源との同期

AND9282/D

PLCモデムとメイン との

レシーバのは、トランスミッタとの

に

(PLC)

( ｢%｣セクシ

)

PLC

( ｢オン・セミコンダクター PLC

)

5 のゼロクロス./について、その とをします ( ｢ゼロクロス./｣セクショ

) ｡

S

5 のゼロクロス.0/についてしまし

( ｢# !/｣セクション' )

( ｢6$の.&'｣セクション' )

PLC

3

( ｢:;()*｣｢+;()

*/｣｢,-.パルス/｣の=セクション' )

Table 2

230 V

="です。

8Cの<は、まず ZC_ADJUST

13 m s

@にファームウェアがタイミングをAOにP?

します。

Figure 1

ASK (

)

なタイミングの="Zをしています。

Figure 2

ASK

(Channel

)

した4#は、ノイズもシンボルJgK (ISI)

( H>3のE[ )

;します。

FSK

Figure 3

NCN49597

NCN49599

でをPうときは、クロック]とデー

RクロックとGのメインのゼロクロスと

PL110 TU (KNX )

Wしていますが、オン・セミコンダクターファー

ON−PL110

APPLICATION NOTE

PL110

Figure 4

NCN49597

NCN495992

2

PLC

(50 Hz

60 Hz)

ZC_IN

PLL

;7します。さらに、そのビット・クロックの 8

Figure 5

S S

(  50

500 ms)

(  2

100 ms)

(

)

ZC_ADJUST

0

3.3 ms

13 m s

s pk-pk

SynchroValue \?でもVJシフトを

−3

+4

1

SynchroValue

PL110

DC

PLCモデムとメインとの

5 のゼロクロス./について、そのとをします ( ｢ゼロクロス./｣セクショ

( 50

( 2

SynchroValue \?でもVJシフトを

については、｢:;()｣｢+;()

"なければ、#にWDなゼロクロス/がで

をえるため、さなコンデンサをteすること

y?に="な3@はありません。 330 k Wの

}ちªがりエッジは LED ^が#に¬ないとき

V−I

LED ^が 1 mA

( UX、®¯、

Vの 1

}ちªがりエッジの@とタイミングは、Yに

2 の/のほうが¶れています。

2 の/のほうが¶れていますがその¯はごくわず