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(1)

Japan Advanced Institute of Science and Technology

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Title

積和エンジンを搭載した高機能メモリコントローラに

関する研究

Author(s)

今井, 俊晴

Citation

Issue Date

2004‑09

Type

Thesis or Dissertation

Text version

author

URL

http://hdl.handle.net/10119/1900

Rights

Description

Supervisor:田中清史, 情報科学研究科, 修士

(2)

修士論文

積和エンジンを搭載した

高機能メモリコントローラに関する研究

北陸先端科学技術大学院大学情報科学研究科情報システム学専攻

今井俊晴

年月

(3)

修士論文

積和エンジンを搭載した

高機能メモリコントローラに関する研究

指導教員

田中清史助教授

審査委員主査

田中清史助教授

審査委員

日比野靖教授

審査委員

井口寧助教授

北陸先端科学技術大学院大学情報科学研究科情報システム学専攻

¾½¼¾¼¾

今井俊晴

提出年月年月

(4)

概要

近年計算機の性能向上に伴い音声や映像を扱うマルチメディアを対象としたアプリケーションが普及してきているそして音声・映像の高品質化を目的とした等におけるハイビットレート・ハイサンプリングレートによるデータ量の増加に伴いより高速な信号処理能力が必要とされている

本論文ではメモリアクセス時間を最小限に抑えとの処理速度差を軽減するメモリコントローラにの特徴である積和演算能力を設け応答時間の短縮ととの負荷分散によるスループットの向上を実現する方式を提案するまた提案する機構を

で設計しシミュレーションにより性能の評価を行う

(5)

図目次

音楽プロダクションの例

アクセス

+のメモリ配置

メディアプロセッシングで使用されるファイルフォーマット例（サウンド

ファイル）

方式によるデータ転送

& ウェイキャッシュのパーティション分割

再構成可能なキャッシュの^#$#%バッファとしての利用

方式による^#$#%バッファの使用

畳み込みの典型的な例

#$フィルタのブロック図

メモリコントローラのブロック図

積和エンジンのブロック図（乗算器がつの場合）

提案する高機能メモリコントローラのブロック図

メモリアドレス形式

& 通常のリードタイミング波形

方式のタイミング波形

方式のタイミング波形（の一時中断）

積和エンジンの基本動作

積和エンジン基本動作時のタイミング波形

積和エンジンのタップ長が乗算器数以内の動作

(8)

表目次

ロードとストアの代替命令

にセットされている値（積和エンジン基本動作）

,* -( 'にセットされている値（積和エンジン基本動作）

& タップ長の実行結果

& プロセッサのみの計算によるキャッシュミスペナルティ

& 提案手法での計算によるキャッシュミスペナルティ

& ハードウェア量

(9)

第章はじめに

背景と目的

近年計算機の性能向上に伴い音声や映像を扱うマルチメディアを対象としたアプリケーションが普及してきているその理由としての高速化・計算機の性能向上に伴い様々なリアルタイム処理が可能となってきていることがあげられる

そのようなマルチメディアを対象としたアプリケーションの普及例として図に音楽プロダクションの例を示す

Effector

(Reverb,Equalizer,etc) Speaker Recorder

(Multi Track Recorder)

Mixer

Instrument

(Mic,Synthesizer,Guiter,etc)

PC In the late 1990’s

図音楽プロダクションの例

(10)

図の左側に音楽プロダクションにおけるレコーディングシステムに必要な主な機材を示しているこれらの機材は各々が専用のハードウェアで構成されておりコスト面・

スペース面は共にかなり大規模なものとなるまた各々の機材の連係動作や設定の再現性等の様々な問題も存在する

計算機の性能向上に伴い年代後半より図の左側に示すような大規模なレコーディングシステムがパーソナル・コンピュータ（以下）のみで実現可能となってきている大規模なレコーディングシステムをのみで実現できることの利点として先ほど問題点としたコストスペース機材の連係動作そして設定の再現性の改善があげられる他の利点としてはアナログ処理を介さずすべての作業をディジタル処理できるため音質の劣化を伴わない編集作業が可能となる

そのような利点があるため現在はパーソナルユースプロユースと共にを利用した音楽プロダクションが普及しているしかし現在の計算機性能でもまだ処理能力が不足しているのが現状である

メディアプロセッシングにおける要求

このようなアプリケーションを利用しメディアプロセッシングを行うプロダクションにおける要求として次のようなことががあげられる

¯ 直感性

ボリュームイコライザー等の値を変化させたときすぐにその変化が音に反映されないとどのくらい値を変化させたのかがわからないつまり直感性が重要視されるメディアプロセッシングを行うプロダクションにおいては見聞きしながら編集作業を行うことが必要となるためにリアルタイム性が要求され高速な処理が求められている

現在でもリアルタイム処理ができないエフェクトとしてノイズ・リダクション（雑音除去）等があげられるそのような場合は非再生時のファイルに対して編集作業を行うファイルベースの処理を行うことになるつまりファイルベースの処理は見聞きしながら編集作業が行えないため大変不便なもとなる

現在はリアルタイム処理が可能なボリュームイコライザー等も計算機性能が十分でなかった頃のアプリケーションではファイルベースの処理を必要としたため音楽プロダクションに実用できるものではなかった

¯ マルチ・トラック

普段我々が耳にしているはステレオ^/0のチャンネルは^&チャンネル^/#)#)+*1+*123)) 0であるしかしポップスロック等における録音・編集方法は個々の楽器を別々のトラックに録音しその多数の

(11)

トラックを同時に再生し編集を行いその後チャンネルあるいは^&チャンネルにまとめるマルチ・トラック編集が現在の主流となっている

必要とされるトラック数はトラックを越える場合もあるそのような多数のトラックを同時に再生しリアルタイムに編集作業を行うことを可能とする信号処理能力が要求されている

¯ 高品質化

音声・映像の高品質化を目的とした等におけるハイビットレート・ハイサンプリングレートによるデータ量の増加に伴いより高速な信号処理能力が求められている

メディアプロセッシングにおける問題点

による負荷分散

このような要求に対し高速な信号処理を実現する一手法としてと別に

（^'(^'(^)*)）を設けて負荷を分散し処理の高速化を図る方法があるが次のような問題点があげられる

¯ との命令セットが異なるためプログラミングが困難である

¯ 4間でのデータの受け渡しや処理の開始・終了の通知に要するオーバヘッドの発生が問題とされている

¯ との異なるつのプロセッサを協調動作させるために設計・構造は複雑なものとなりコスト及びハードウェア量が増大する

メモリとの処理速度差

一方の高速化は図られているが周辺装置との処理速度差がスループット向上の問題となっている例をあげると現在のの動作周波数は⁵⁶オーダーであるのに対し周辺装置の一つであるメモリの動作周波数は⁶から⁶程度である

音楽プロダクションにおいてそのようなメモリに対してのアクセス回数は増加する傾向にある

¯ トラック数の増加

先ほど述べたマルチ・トラック編集でのトラック数の増加に伴いメモリアクセス回数は増加する

(12)

¯ 発音数の増加

で実現する仮想楽器としてソフトウェア・シンセサイザーが存在するソフトウェア・シンセサイザーはマルチトラック編集と併用されることが多い現在主流となっているソフトウェア・シンセサイザーは方式を採用しているその方式ではメモリ上に様々な楽器の波形テーブルを配置しその波形テーブルにアクセスすることにより発音を行う発音数が多くなるほどメモリアクセス回数は増加するこのようにメディアプロセッシングで扱うような大規模データに対する処理ではメモリのアクセススピードアクセス回数が処理速度を制限する一つの要因となり高速化によるスループット向上の妨げとなっている

このようなとメモリの処理速度差を軽減するために効率の良いデータ転送によりメモリアクセス時間を抑える一手法としての同一ページ内への連続アクセス方法（）が提案されている^!"

本研究の目的

本論文ではを利用しメモリアクセス時間を最小限に抑えとの処理速度差を軽減するメモリコントローラ（以下）にの特徴である積和演算能力を設けることにより高速なフィルター計算を実現する方式を提案する

従来では一度のメモリアクセスのデータ転送量はキャッシュのブロック単位であったがを利用することにより一度のメモリアクセスで自由なデータ転送量を設定することが可能となるまた一度のメモリアクセスで転送可能な最大データ転送量はのページ単位となっている

そしてメモリから直接データを受け取る内に積和演算器を設けているためメモリの読み出しスピードに合わせて連続した演算を行うことで最高速度のフィルター計算が達成可能となる

本論文では提案する方式を実現する機構を組み込んだのによる設計および実装について述べシミュレーションによりその有効性を示す

本論文の構成

本論文の構成を以下に示す．

第２章

本研究で利用するデータ転送方式について説明する．

(13)

第３章

本研究で対象とするフィルタ計算の概要および提案する機構のに対する優位性を述べる．

第４章

提案する機構を実現するの仕様および動作ついて説明する．

第５章

提案機構の基本性能評価を示す．

第６章

本論文の関連研究を紹介する．

第７章

本論文のまとめ，及び今後の課題について述べる．

(14)

第

章データ転送方式

本章ではの構造によるデータアクセスの問題点そして本研究で利用するデータ転送方式（方式）と^#$#%バッファについての概要を述べる

のアクセス方法

Address

BANK ROW COL

COL Decoder

ROW Decoder

BANK0 BANK1

. . .

. . . . . .

Sense Amp/Data Latch . . . . . . . . . . . .

Data

図アクセス

計算機の主記憶装置として（^7,*^),^** ^,)7）の使用が主流となっている

現在ののメモリアレイは複数のバンクから構成されておりバンクごとに独立

(15)

した動作が可能になっている

アクセスはメモリアドレスのバンク（⁺¹）アドレスで一つのバンクを選択しそのバンクに対し行（⁾³）アドレスを与え該当する⁾³アドレスのデータ全体をセンス・アンプで増幅し一旦ラッチするそしてラッチされたデータに対して列（⁾⁽）アドレスを与えることで（ ^*7）後にデータが読み出される（図）なお⁾³⁾⁽アドレスは信号線を共有しており時分割で⁾³アドレス⁾⁽アドレスの順に与えられる

アクセスの問題点

節で述べたようにのアクセス方法は⁺¹⁾³アドレスの指定後指定した⁾³全体をセンス・アンプでラッチしそのラッチされた⁾³に対して⁾⁽アドレスを与え該当するデータに対するアクセスを行うといったものである

このアクセスの問題点は同一の⁺¹⁾³内に存在する複数のデータにアクセスする際にも ⁺¹⁾³アドレスの毎回指定を行うためデータ転送までのレイテンシが増大してしまう

府川ら^!"が着目している主記憶データベース（⁺）においてはアクセスされるデータは同一の⁺¹⁾³内に一定間隔で不連続に複数個存在する（図）

そのようなデータをアクセスする際従来のでは各データを含むキャッシュブロック単位でのデータアクセスを行いそれぞれのブロックに対して⁺¹⁾³アドレスを毎回指定するため効率が悪くデータ転送までのレイテンシが増大する

Physical Memory

ID number name school Tuple1

Tuple2 Tuple3 Tuple4

Attri1 Attri2 Attri3

Tuple1

Tuple2

Tuple3

Tuple4 Serch

図 ⁺のメモリ配置

(16)

また本研究で着目するメディアプロセッシングにおいてアクセスされるデータは図

の下部^/0に示すように連続して存在している（サウンドファイルとして主に使用される⁸ ファイル^$##ファイルは共に図のような構造となる）そのためアクセスされるデータは同一の⁺¹⁾³内に連続して存在する

そのようなデータにアクセスする際も同様に従来のでは各データを含むキャッシュブロック単位でのデータアクセスを行い必要な連続データ数が満たされるまで⁺¹⁾³ アドレスを毎回指定するため効率が悪くデータ転送までのレイテンシが増大する

include - Size

- Number of Channels - Sample Rate - Bit Rate - etc

header

Data

The actual Sound Data

It is alined sequemtial by Time sample 1

sample 2 sample 3

sample n

...

図メディアプロセッシングで使用されるファイルフォーマット例（サウンドファイル）

（

）方式

本節ではメモリアクセス時間を抑える一手法として提案されているの同一ページ内への連続アクセス方法（）について述べる

の実現方法については章で述べる

の概要

（）方式はメモリアクセス時間の短縮のためにのハードウェア特性を利用したデータ転送方式であり方式のようにブロック毎のアドレス指定を削減し一回のアドレス指定で大量のデータを転送することを可能とする

(17)

の特徴は以下となる

¯ 連続データ転送

同一の⁺¹⁾³内に存在する複数のデータにアクセスする際⁺¹⁾³アドレスを指定した状態で複数の⁾⁽アドレスを連続して与えることにより該当するデータに連続してアクセスすることができる

この方法を用いると節でアクセスの問題点として述べたような⁺¹⁾³ アドレスの毎回指定を行う必要がなくなりデータ転送までのレイテンシが短縮される

がサポートする高速ページモード^/#^' ^)#⁾⁰等の連続データ転送（バースト転送）はこのような方法でデータ転送までのレイテンシを短縮している

方式はが同様の方法をサポートするつまり同一の⁺¹⁾³内に存在する複数のデータにアクセスする際 ⁺¹⁾³アドレスを指定した状態で。

。

。が自。

動。

的。

に複数の⁾⁽アドレスを生成し複数の⁾⁽アドレスを連続してに与えることにより該当するデータに連続してアクセスする

方式は等間隔に並んだデータに対する連続データ転送方式であり現在の⁾⁽

アドレスに次にアクセスするデータの間隔値を加算することによりが自動的に次の⁾⁽アドレスを生成する

この間隔値の設定によって一定間隔に存在する連続・不連続なデータに対して連続したデータ転送を行うことができる

¯ 自由度の高い連続転送データ数の設定

通常連続してアクセスするデータサイズ（バースト長⁺⁹^':：⁺）はキャッシュのブロックサイズとする例を挙げるとデータバス ^;キャッシュのブロックサイズ ⁺⁷ブロックワードといった構成の場合の⁺をと設定しキャッシュのブロックサイズに合わせることで回のメモリアクセスでブロック単位の転送を行う

$(社の定めるの仕様^! ^"より通常サポートされている⁺は^+<

であり製品によっては^+<フルページをサポートするものも存在する

方式は自由度の高い連続転送データ数の設定を行うことができ⁺に限定されない連続データ転送が可能であるまた最大でフルページ分の連続データ転送が可能である

½ただしメモリのバスクロックのサイクル毎にデータバス幅にあたるデータがキャッシュに格納されるための転送には計バスクロックサイクルが必要となる

(18)

節で述べた⁺おけるの利用方法は次のようなものになる

同一の⁺¹⁾³内に一定間隔で存在する複数の不連続なデータに対して初回のみ

+1)3アドレスを指定しその後はが一定間隔値を加算し⁾⁽アドレスを連続して自動生成することにより同一⁺¹⁾³アドレスに存在する複数のデータに対して

+に限定されないデータ数の連続データ転送が可能となる

本研究で着目するメディアプロセッシングにおけるの利用方法は次のようなものになる

が加算する一定間隔値をと設定し同一の⁺¹⁾³内に存在する連続なデータに対して初回のみ⁺¹⁾³アドレスの指定を行うその後はによって連続して自動生成される⁾⁽アドレスは連続したものとなり同一⁺¹⁾³アドレスに存在する複数の連続したデータに対して ⁺に限定されないデータ数の連続データ転送が可能となる

従来の

とのデータ転送方式の比較

従来のとのデータ転送方式の比較を図に示す従来のでは物理アドレスに一定間隔で存在する各データに対して ⁺¹⁾³⁾⁽アドレスを毎回指定するためデータ読み出しのレイテンシが発生するが方式によりと間での

+1)3アドレスの再入力の除去によってデータの高速な連続読み出しが可能になるまた図において従来ではプロセッサが四回のメモリリクエストを発行するのに対し

方式ではプロセッサと間のメモリリクエストを一括することでデータ転送効率を向上させる

方式の利点は以下となる

¯ 必要なデータのみを選択し不必要なデータを含まない連続データ転送

¯ 一括化したメモリリクエストによるメモリアクセス時間の短縮

¯ 自由度の高い連続データ転送数設定

バッファ

本節では方式によってメモリからプロセッサに転送されるデータを格納する^#$#%

バッファについて述べる

方式と^#$#%バッファの協調動作については章で述べる

(19)

Processor

Memory Req

System Bus MC

Bank,Row,Col

Bank,Row,Col Physical Memory

Conventional Data Transfer

Processor

Memory Req

System Bus MC

Bank,Row,Col

Col

Col Physical Memory

Stride Data Transfer

図方式によるデータ転送

(20)

バッファの概要

通常のキャッシュは一般目的としたデータ処理において有効であるが時間的および空間的局所性が存在しない再使用されることが少いデータを扱う場合には有効に利用できないことがある

そのような特徴をもつアプリケーションとしてデータベースやメディアプロセッシングなどがあげられるこれらのようなアプリケーションでは大規模なデータセットを扱いそのデータは再使用されることが少いため時間的および空間的局所性が存在しない

これらのようなアプリケーションに対してキャッシュを複数のパーティションに分割し目的に合わせて利用するキャッシュを再構成可能なキャッシュ^!"と呼んでいる

=:9ら^!"はウェイセットアソシアティブキャッシュを基本として再構成可能なキャッシュを構築している再構成可能なキャッシュの構成を決定するために特殊なレジスタが用意されておりそのレジスタの値がのときは通常のウェイセットアソシアティブキャッシュとして動作しそのレジスタの値がセットされたときにはつのパーティションを通常のキャッシュもう一つのパーティションを^#$#%バッファとして使用するこの^#$#%バッファにメモリから連続転送されるデータを格納する

ウェイセットアソシアティブキャッシュのパーティション分割を図 ^&に示す

2-Way Cache

2-Way Set Associative Cache Reconfigurable Cache with 2 Partitions Partition

1 Partition 2

図 ^& ウェイキャッシュのパーティション分割

バッファの動作

#$#%バッファにアクセスする際にはリードカウンタとライトカウンタを使用する（図

）リードカウンタはデータの読み出し位置を示しライトカウンタはデータの書き込み位置を示す

節で述べたようにキャッシュの構成を決定する特殊なレジスタがセットされ^#$#%

バッファの使用を始める際リードカウンタとライトカウンタはにリセットされる動作例を示すとまずプロセッサがメモリにアクセスし^#$#%バッファにデータが書き込まれライトカウンタが自動的にインクリメントしていくその後^#$#%バッファのデータ

(21)

を読み出すとリードカウンタが自動的にインクリメントしていきやがてリードカウンタがライトカウンタと同じ値を指すこのとき更に読み出しを要求した場合^#$#%バッファに読み出すべき有効なデータは存在しないことを表しミスシグナルがアサートされる

SELECT TAG INDEX OFFSET

DATA

Read Counter

Write Counter

SELECT Compare

DATA

DATA OUT Hit/Miss

Normal Cache FIFO Buffer

図再構成可能なキャッシュの^#$#%バッファとしての利用

通常キャッシュと

バッファを使用したキャッシュの比較

図に通常キャッシュと方式と協調動作を行った場合の^#$#%バッファを使用したキャッシュの比較を示す

節でも述べたが通常のキャッシュは一般目的としたデータ処理において有効であるが再使用されることが少いために時間的および空間的局所性が存在しないデータを扱う場合には有効に利用できないことがある

図の上部は通常のキャッシュを使用した際の⁺でのメモリアクセス後のキャッシュの状態を示している節で述べたように⁺のメモリ上でのデータ配置はシーケンシャルではあるが等間隔の隙間が存在する

問題点としては通常キャッシュ⁴メモリ間のデータの受け渡しはキャッシュブロックサイズで行われるが⁺のように必要なデータが不連続に存在する場合データの受け渡しを行うブロック内のすべてのデータが必要なデータとなることはなく不必要なデータも含まれるそのため必要なデータが断片的な状態でキャッシュに配置されることに

(22)

Physical Memory

Conventional Cache

... ...

Reconfigurable Cache with FIFO Buffer

図方式による^#$#%バッファの使用

なる

このように不必要なデータがキャッシュに配置されることにより限られたキュッシュスペースを有効に利用できないばかりでなく不必要なデータの転送に要する転送時間も無駄なものとなる

また節で述べたように本研究で着目するメディアプロセッシングでは必要なデータは連続してメモリ上に配置されている

この場合の問題点としてはキャッシュ⁴メモリ間のデータの受け渡しを行うブロック内のデータに不必要なデータが含まれることは少なくなるが必要なデータがすべてキャッシュに取り込まれるまでブロックサイズでのデータ転送を繰り返すことになるまたキャッシュのタグインデックスが一致するデータのリプレースに対するデータ転送も発生することになる

図の下部は方式と協調動作を行った場合の^#$#%バッファの様子を示している

#$#%の^#4$#4%9という特徴は再使用されることが少く時間的および空間的局所性が存在しないシーケンシャルなアクセスを行うデータに対して適したものである

方式でのデータアクセスを行うことにより必要なデータのみを一括して連続転送することが可能であるまたメモリから転送されるそのような連続データを^#$#%バッファで受け取ることにより先ほど問題としていたキャッシュスペースの有効利用データ転送回数を改善することができる

(23)

第

章ディジタルフィルタ

本章ではディジタル信号処理の基本演算基本的なディジタルフィルタの例として^#$

ディジタルフィルタの構成そして本研究の特徴となるに積和演算能力を持たせることの優位性について述べる

畳み込み

畳み込みとは

どのようなフィルタでも入力信号とそのフィルタの持つインパルス応答（^$,>9( ^?

>)$）を畳み込むことによってフィルタされた出力信号を生成しているつまり畳み込み（^*).)(9)）はディジタルオーディオ信号処理の基本演算である!&"!"

ある音を任意の^$で畳み込むことによりさまざまな音楽的効果を作り出すことが可能である例をあげるとある空間の^$を獲得しその^$と任意の入力信号とを畳み込むことによって一種の複雑なフィルタであるリバーブを作りだすことができる畳み込まれた音はもとの音と混ぜ合わせることにより入力信号をその空間で演奏したような音が得られる

リバーブエフェクトだけでなくすべてのオーディオプロセッサでは着目するシステムの^$をオーディオ信号と畳み込むことによりシステムが持つ性質をその信号に与えることができる

図に畳み込みの典型的な例を示す

単位インパルスによる入力信号の畳み込みは恒等演算となる

&倍にスケールされた単位インパルスによる畳み込みは入力信号を^&倍にスケールする

時間シフト（遅延）された単位インパルスによる畳み込みは入力信号を時間シフトする

½単一サンプルのパルス（単位インパルス）をフィルタに与えることにより生成される出力信号をフィルタのインパルス応答というインパルス応答はフィルタ（あるシステムあるいはある空間等）の持つ特徴であり畳み込みを行う際のフィルタ係数に相当する

¾風呂場やコンサートホールなどで顕著に得られる音の残響

(24)

広く離れた二つのインパルスによる畳み込み

は入力信号に対するヴォリュームの変化に相当するはエコー（やまびこ）の効果を作り出す遅延した^$を複数回設け徐々にスケールダウンさせるとリバーブの効果を得ることができる

1. 0 0

1 IR

2. 0 0.5

IR

1 IR 0

0.5 IR

1 2 0 1 2

1 0 0 0

3.

0

4.

図畳み込みの典型的な例

(25)

畳み込みとフィルタリングの関係

二つの有限サンプル列に対する畳み込みの数学的定義を式に示す

!"£!"<!"<

! "¢! " /0

次に節で述べる一般的な^#$フィルタの方程式を式示す

!"<

! "¢! " / 0

は列のサンプル長（フィルタのタップ長フィルタ係数の個数）であり係数^{! "}はインパルス応答（あるシステム空間等の持つフィルタの特性）に相当する列は入力信号であり列は列が列によってフィルタリングされた出力となる

式の畳み込みと式の^#$フィルタは数学的に同じ式となっておりこのことは畳み込みとフィルタリングは直接関係があると言うことができるまたどのような^#$

フィルタも畳み込みとして表現することができ逆もまた成り立つ

上記の二つの式式は共に列の長さの連続した積和演算を行っているこの積和演算が畳み込みの基本となる

一般的な

フィルタの構成

図に^#$フィルタのブロック図を示す

input:x[n]

a ⁰

Z ^-1 x n-k

Z ^-1 ...

x 1

Z ^-1

x 0

a ¹ ^... a ^k

output:y[n]

図 ^#$フィルタのブロック図

(26)

図中のは単位遅延回路を表しその前後をタイミングずつずらす（遅らせて伝える）役割を果たしている

つまり入力データはサンプル毎にに取り込まれるので次に新しいデータがに取り込まれる前にそれまでのの値をに移動させているその結果には常にタイミング遅れてのデータが取り込まれることになる一般的に表すととの間にあるの役割も同様にこの単位遅延の働きによりには常にタイミング遅れてのデータが取り込まれることになる

図の動作を全体でみるとこのフィルタは新しいデータがに流れ込んでくるたびに式を計算して出力する働きをしている

<

¢

2 ¢ 2 2

¢

/0

つまり入力データのサンプル毎にフィルタ係数の個数回の連続した積和演算を行っているそして入力データも通常は連続したもの（章の図の下部（））

となるそのため入力データのサンプル数を個フィルタ係数の個数を個とすると入力データのサンプル毎にフィルタ係数のフィルタ個数回の積和演算を行うので総乗算回数は^¢回となる

この出力式は節で述べた一般的な^#$フィルタの方程式を展開した形となっているそのため式式式の式は同等の意味を持ちこのシステムは畳み込みの効果を得ることができる^#$フィルタを構成していることがわかる

に入力されたデータ（インパルス）は遅延回路によって右側へ流れていき最終的にはこのシステムから消えていくそのためこのシステムは^#$（#4$,>9(4>)

有限インパルス応答）フィルタと呼ばれている

（

）

本節では（^'(^'(^)*)）の概要とその例について述べる

の概要

（^'(^'( ^)*)）とはディジタル信号処理向けのプロセッサである

代後半から代初頭に第一世代のが誕生した当時の汎用プロセッサは動作クロック周波数が⁶程度と低く集積度も満足いくものではなかったそのような技術制約の中で算術演算性能向上のために乗算器（積和演算器）を汎用プロセッサに組み込むことは不可能であったそのため機能を絞った特定用途向けの専用プロセッサとしてが誕生した当時は音声信号のリアルタイム処理などがの応用される分野であった

(27)

現在では高度なディジタル信号処理が要求されるところには必要不可欠となり様々な用途で使用されている

の応用例としてあげられる携帯電話はディジタル信号処理技術なしには実現不可能である音声劣化の少ない音声データ圧縮・伸長ノイズを低減するノイズキャンセラーエコーを防止するためのエコーキャンセラーなど多くの処理が同時進行でリアルタイムに行われている

他に例をあげると^4%などのモータ制御コピー機の画像処理ゲームなどの民生家電製品自動車分野ではカーナビゲーション⁵装置サスペンション制御パワーステアリング制御などの応用例は多数存在する

節ではディジタル音声信号処理を例に畳み込みについて述べたしかし畳み込みそしてその基本となる積和演算はディジタル音声信号処理に限らずここで例をあげた全てのディジタル信号処理の基本演算となる

ディジタル信号処理向けのプロセッサであるはディジタル信号処理の基本となる積和演算をリアルタイムに効率良く処理することを目的として設計されているそのため

は次のような独特のアーキテクチャを持っている

¯ ハードウェア積和演算器

乗算と加算をマシンサイクルで実行するハードウェア積和演算器（^9(>(^*?

*9,9() 以下）を内蔵しているまた、汎用の多くのチップは、積和演算器とは別に加減算や論理演算を行うを備えている

¯ ハーバード・アーキテクチャ

汎用プロセッサはメモリとのデータバスを本だけ持つが、はメモリをデータ用とプログラム用に分けてバスも分離しているこのようにデータ・メモリ・バスとプログラム・メモリ・バスを分ける構造をハーバード・アーキテクチャというハーバード・アーキテクチャはデータのアクセスとプログラムのアクセスを同時に行えるので高速処理が可能となる（日立社の系の^$チップように汎用プロセッサでもスピードを追求するためにハーバード・アーキテクチャを採用しているものも存在する）

さらに処理性能向上のためにには複数の演算ユニットの搭載パイプライン処理などの汎用プロセッサの技術が多数使われている

このようにが高機能・高性能化するにしたがってそのアーキテクチャはより複雑なものとなっているそして汎用プロセッサが高機能・高性能化するにしたがっての専用性が低下してきている例をあげると汎用プロセッサも乗算器を搭載しているものが増えてきている現在に搭載されている^@系プロセッサも乗算器を内蔵しておりでなければできなかった音声データ圧縮・伸長（^$電話）などの処理が可能となっている

しかし一般的に汎用のプロセッサの入力となるのは複数の周期・非周期のイベントでありそれらのイベントに応じた処理を行うのが汎用プロセッサの役割となる

(28)

それに対しての入力となるのは連続したデータストリームでありはその入力に対してリアルタイムに処理を行うことを目的としている

やはり汎用プロセッサは様々な処理を柔軟に行うプロセッサであり信号処理に関しては信号処理に特化したアーキテクチャを持つに劣るものとなるまたその逆も言え信号処理に特化したアーキテクチャを持つは汎用的な用途を得意としない

の例

&（以下^&）は^$社のであり高性能、低消費電力を考慮して設計されたデバイスである命令を効率よく実行できるように以下のような計本のバスを持つ

¯ 命令フェッチのためのプログラム・バス本

¯ 演算に必要なつの引数を同時に読み出すためのデータ・バス本

¯ 演算結果を書き戻すための書き込み専用データ・バス本

これによってプログラムのフェッチ・サイクル時にプログラム・バスで命令をフェッチしそれと同時に本のデータ・バスデータでつのデータ・アドレスからつのデータを取り込むためデータ処理のスループットが向上する

&シリーズはディジタル携帯電話ネットワーク関連の製品やモデムなど幅広く使用されている動作クロック周波数は⁶程度で^$程度の処理が可能である

に

を設けることの優位性

は汎用のプロセッサと同様にデータを処理する演算ユニットとメモリから命令

（プログラム）をフェッチ・デコードし自身を制御する制御ユニットを持つ

本研究ではの特徴となる演算ユニットつまりをに組み込むことを特徴としている

節でも述べたが向けのディジタル信号処理の高速化の手法としてとは別にを設けての負荷を分散し処理の高速化を図る方法があるがとの命令セットが異なるためプログラミングが困難であることや ⁴間でのデータの受け渡しや処理の開始・終了の通知に要するオーバヘッドの発生が問題とされている

また日立社の系ではにを組み込むという方法も存在するこの方法では先ほど述べた問題点はある程度解消されるがの構造・設計が複雑なものとなる

にを組み込むことはとの並列性を持つこととなるこのことは先に述べたつの方法と同様にの負荷を分散しスループットを向上させる

以下にを用いた手法に対するにを設けることの優位性を示す

(29)

¯ の持つ制御ユニットを持たず演算ユニット（）のみを持ち連続した積和演算を行うにフィルタ計算能力のみを持たせ制御ユニットを削除することによる構造の簡単化・ハードウェア量の削減を図る

¯ メモリのバスクロックに合わせて演算を行うことで最高速度のフィルタ計算が可能となるため特別に高速な動作クロック周波数を必要としない

¯ の高速化・を用いる手法と比べ構造・設計が単純なものとなる

本研究ではメディアプロセッシングに着目しているが本章で述べたようにディジタル信号処理の応用分野は多岐にわたるまた大多数のはを用いてメモリアクセスを行うそのにを設ける方式は演算能力の劣る組み込み向けのや信号処理を得意としない汎用の等の様々なを支援できるという可能性をもつ

(30)

第

章積和エンジン搭載高機能メモリコントローラ

本章では高速フィルタリングを行う積和エンジンを提案しそれを実現するとの協調動作について述べる

メモリコントローラ

本節では節で述べる積和エンジンを組み込むメモリコントローラについて述べる図に設計したのブロック図を示す

REQ ADS ADR

Control Interface Module

Control Interface

Refresh Control

CMD SIG ADR Hidden Ref

Ack

Command Module

Arbiter Command Generator

Processor DRAM

Module SADR

BADR CKE RAS CAS WE

DQ DQM OE

Data Path Module

Data Path DATAIN

DM DATAOUT

READY

図メモリコントローラのブロック図

¯ ))($ * )9(

),, $ *部はプロセッサから⁸ などのメモリアクセス要求

（^AB）とアドレスストローブ信号（）およびメモリアドレス（）を受取

(31)

りへの動作要求とアクセスモード（節）を決定し^),, ⁾⁹⁽

に伝える

: ))(部はのデータ保持に必要なリフレッシュ動作を定期的に行うためのプログラマブルなダウンカウンタを持っているそのカウンタにリフレッシュ期間をセットするが動作中はバスクロック毎にカウンタ値はデクリメントしカウンタ値がになると^),,⁾⁹⁽に（内部リフレッシュ要求）を自動的に伝える ^),, ⁾⁹⁽から^*1を受け取るとの送信を止めカウンタ値はリセットされるが動作していれば再びダウンカウントを始める

¯ ),, )9(

;部は⁾⁾⁽^{$ *} ⁾⁹⁽から送られてきたコマンドのデコードを行うまたリフレッシュ要求と他の要求とのアービトレーションを行う他のコマンドの実行中にリフレッシュ要求を受けると実行中のコマンドが終了次第リフレッシュコマンドを⁾⁹⁽に送る他のコマンド要求およびリフレッシュコマンドの実行中にリフレッシュ要求を受けるとリフレッシュ要求を優先させる他のコマンド要求はリフレッシュコマンドの実行終了まで待たされその後に実行される

),, 5)部は^;部からはデコードされたコマンド⁾⁾⁽ ^$?

*)9(からはアクセスモードを受取り⁾⁹⁽への制御信号を生成し適切なタイミングでに伝えるメモリアドレス（）は⁾³アドレスと⁾⁽アドレスを共有するためそれらのアドレスは信号と信号で時分割に区別される

¯ : )9(

プロセッサと ⁾⁹⁽間のデータ転送を行う^%A（^%9>9^A;(）信号によってデータの流れる方向を決定する

の基本仕様

¯ バースト長⁺（メモリがサポートする連続して入出力可能なデータ数）^¡^¡^¡ に設定可能

¯ レイテンシ（動作時に⁾⁽アドレス入力後実際にデータがメモリから読み出されるまでの必要バスクロックサイクル数）^¡^¡^¡ バスクロックサイクルに設定可能

¯ ビット・アドレス・バス（上位^;はロードとストアの代替命令で提供されるアドレス空間識別しとして使用（節））

¯ ビット・データ・バス

(32)

積和エンジン

本節では節で述べたに組み込む積和エンジンの構成について述べる図に乗算器がつの場合の積和エンジンのブロック図を示す

mac0 result reg mac0 A reg

mac0

mac1 result reg mac1 A reg

mac1

mac filter selector mac in A

selector

Tap length counter

SDT address generator mac filter

reg 32bit x 32

from Data Path Module mac start

form Command

Module

mac end for Command

Module

mac result for Data Path Module

mac1inB

mac1inA mac0inB

mac0inA

ADR from Processor

ADR for Gommand

Module

図積和エンジンのブロック図（乗算器がつの場合）

積和エンジンとは^C大規模な連続した入力データに対し連続した積和演算を行うもの^D としの特徴である積和演算器を持ち連続した積和演算だけを専用に行う

構造の簡単化・ハードウェア量の削減を目的としのように命令のフェッチ・デコードは行わない

(33)

,* -(番号をからとするビットのレジスタを本備えている事前に積和演算を行う際のフィルタ係数を格納しておくキャッシュスルー命令でフィルタ係数のセットを行う（節）

¯ ,* -( (*)

積和演算実行の際に^,* ^-( ^'に格納されたフィルタ係数の選択を行う

¯ ,* (*)

節で述べたはビット・データ・バスであるためビット・データ・バスのデータの内どのビットを^,*に与えるかを選択する ^,*に与えるデータのビット幅は事前にキャッシュスルー命令でセットしておく（節）

¯ > (':*)9

フィルタ係数の数（タップ長）を事前にキャッシュスルー命令でセットしておく

（節） ^,*動作中にデクリメントしタップ長分の積和が終了すれば^,*

を発行する

¯ ,*

積和演算器であるこの^,*は入力を受け取ってからクロックで結果を返す設計となっている連続した入力を与えた場合最初の結果を返すのにクロック必要となるがそれ以降はパイプライン処理を行い見掛け上クロック毎に連続した結果を得ることができる

ここでは^,*がつの場合についての例を述べていくが用途やハードウェア量の制約に合わせて^,*数を決定し設計するものとする

¯ ')

このモジュールは積和エンジンとは異なるものだが節で述べたの追加機能となるのでここで説明する

動作時にアドレスの加算を行い一定間隔値を加算したアドレスを^),,

)9(へ送る

本設計は畳み込み演算を専用に行うものとし^,*への二つの入力は互いに逆行し合うものとしている ^,* ^-( ^'からは^,*^-(番号からインクリメント方向にレジスタが選択され格納された値が連続して^,* ⁺に入力されていくからは指定されたアドレスからを利用してデクリメント方向に⁾⁽アドレスを指定し読み出された値が^,* に入力されていく

節で述べたに本節で述べた追加機能を組み込んだ提案する高機能メモリコントローラを図に示す

(34)

REQ ADS ADR

Control Interface Module

Control Interface

Refresh Control

CMD SIG ADR Hidden Ref

Ack

Command Module

Arbiter Command Generator

Processor DRAM

Module SADR

BADR CKE RAS CAS WE

DQ DQM OE

Data Path Module

Data Path DATAIN

DM DATAOUT

READY

SDT address generator

MAC Engin MAC

MAC filter

reg MAC start

or end ADR

図提案する高機能メモリコントローラのブロック図

プロセッサと

の協調動作

メモリアドレス形式

および^#$#%バッファを使用する動作を行うメモリアクセス要求を検出するためには物理アドレスのフィールドを使用する通常メモリアドレスのフィールドは⁺⁷ ^%Eを除いた下位ビットから⁾⁽⁾³⁺¹アドレスで構成され残りの上位ビットはシステム依存となっている

ここではビット・アドレス・バスの上位からビット目のビットをメモリアクセスモードの指定フィールド（^%A）とし^%Aがのときは通常のメモリアクセス

%Aがのときはおよび^#$#%バッファを使用するメモリアクセスを行うものとする図にメモリアドレス形式を示す

Zero

AMODE Bank

Row Col

Byte Offset

図メモリアドレス形式

(35)

表ロードとストアの代替命令上位ビット動作

@ データ転送数（タップ長）をのレジスタにセット

@ 方式のストライド幅（データ間隔値）を

のレジスタにセット

@ 方式で扱うデータサイズ（ビットのみサポート）をのレジスタにセット

@+ ,*-(' の値をのレジスタにセット

@# 提案方式のデータ転送を実行（現在は節の動作のみサポート）

またビット・アドレス・バスの上位ビットはロードとストアの代替命令で提供されるアドレス空間識別しとして使用している表に本提案での使用方法をまとめる

は^%Aフィールド以上の上位のビットを除いた⁾⁽⁾³⁺¹アドレスでアクセスを行う

通常のリードリクエスト動作

通常プロセッサのリードリクエストは命令実行中に命令キャッシュミスロード・ストア命令によるデータキャッシュミスによってメモリアクセスが発生するこの時のプロセッサのリクエストからデータを読み出すまでのタイミング波形を図^&に示す

リードタイミングの波形

プロセッサからアドレスストローブ信号（）メモリアドレス（）およびリードリクエスト（^AB）がシステムバスを通してに送られる

がこれらの信号をデコードし⁺¹アドレス（⁺）⁾³アドレス（）および信号を生成しにアクセスする内の制御信号によって内のメモリアレイの該当する⁾³データがラッチされる

信号と共に⁾⁽アドレス（）を与える

)(アドレスを与えてから後にから該当するデータが^Bを通して読み出されに転送される

& は読み出されたつ分のデータを^%を通してプロセッサに転送しその後処理を終了する ^AF信号によりプロセッサにデータ転送を通知する

(36)

CLK

ADR ADS

REQ SADR BADR RAS CAS WE DQ DATAOUT

1. 2. 3. 4. 5.

CL = 2 , BL = 4 CKE

READY

D1 D2 D3 D4

図 ^& 通常のリードタイミング波形

方式と

バッファの協調動作

転送は一定間隔に存在するデータを連続転送するため ^')でメモリアドレスを自動生成しアクセスを行う（節）このときのプロセッサと

の動作を述べそのタイミング波形を図に示す

の実現方法は以下となる

プロセッサはキャッシュスルー命令でのレジスタに転送するデータサイズデータ数およびデータ間隔値を格納する

プロセッサは^%Aフィールド（節）を^CDとするアドレスによりメモリリクエストを発行する

は受け取ったアドレスの^%Aフィールドの判断別後の開始アドレスとして受け取ったアドレスを内のレジスタに記憶し開始アドレスのデータに対し通常にメモリアクセスを行う

は記憶したアドレスにデータ間隔値を加算し次アドレスを生成する

½データサイズを格納することにより任意のデータサイズの^!"が可能となるが本設計ではこれを簡単化のため省略し^!"でアクセスするデータサイズを^#ビットに限定する

(37)

& は⁾⁽アドレスを指定し初回のメモリアクセスでラッチした⁾³に対し一定間隔毎のデータ読み出しを行い ^:を通してプロセッサにデータを連続して転送するプロセッサ内の再構成可能なキャッシュの一部を^#$#%バッファとして利用し転送されたデータが順次格納される（節）

は以下の条件でデータ転送を終了する

¯ セットしたデータ転送数を越えた場合正常終了

¯ データ間隔値の加算によって⁺¹⁾³アドレスが変化した場合

は同一⁺¹⁾³内の連続転送に限るためどちらかのアドレスが変化した場合は⁺¹⁾³アドレスを与え直すことでを再開する

¯ 仮想記憶のページ境界を越えた場合

仮想アドレス空間に対する物理アドレスの連続性が保証されないためこの場合もアドレスを与え直すことでを再開する

次に図について述べていくのレジスタ内に転送データ数およびデータ間隔値を格納する部分の波形は省略した転送データ数を^&データ間隔値をとして既にセットされているものとする

CLK

ADR ADS

REQ SADR BADR RAS CAS WE DQ DATAOUT

1. 2. 3. 4. 5.

CL = 2 CKE

READY

D1 D2 D3 D4

D5

6. 7.

図方式のタイミング波形

JAIST Repository https://dspace.jaist.ac.jp/

Japan Advanced Institute of Science and Technology