IEEE (JTAG) Boundary-Scan Testing for Stratix II & Stratix II GX Devices

この資料は英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。こちらの日本語版は参考用としてご利用 ください。設計の際には、最新の英語版で内容をご確認ください。

IEEE 1149.1 (JTAG) バウンダリ・スキャン・テスト

はじめに

プリント基板（PCB）の複雑化に伴って、徹底したテストがますます重 要になっています。表面実装パッケージおよびPCB 製造の進歩によって ボードの小型化が進み、外部テスト・プローブや「Bed-of-nails」テスト 冶具などの従来型の試験方法の実装が困難になっています。その結果、 PCB スペースの削減によるコストの削減が、従来型の試験方法のコスト 増によって相殺されてしまうことがあります。

1980 年代、Joint Test Action Group (JTAG) は、後に IEEE Std. 1149.1 規 格として標準化されたバウンダリ・スキャン・テストの規格を開発しま した。このバウンダリ・スキャン・テスト(BST) アーキテクチャは、PCB 上に狭いリード間隔で実装されているコンポーネントを効率的にテスト する機能を提供します。 このBST アーキテクチャ・テストは、物理的なテスト・プローブを使用 しないでピンの接続をテストし、またデバイスの通常動作中に機能デー タをキャプチャします。デバイスのバウンダリ・スキャン・セルは信号 をピンに強制的に出力するか、あるいはピンまたはロジック・アレイ信 号からデータをキャプチャします。強制テスト・データはバウンダリ・ スキャン・セルにシリアルにシフト・インされます。キャプチャされた データはシリアルにシフト・アウトされ、外部で期待値と比較されます。 図14-1に、バウンダリ・スキャン・テストの概念を示します。 図 14-1. IEEE Std. 1149.1 バウンダリ・スキャン・テスト Core Logic Serial Data In Boundary-Scan Cell IC Core Logic Serial Data Out Pin Signal SII52009-3.1

IEEE Std. 1149.1 BST アーキテクチャ

この章では、Stratix® _{II および Stratix GX デバイスの以下のような IEEE} Std. 1149.1 BST 回路の使用方法について説明します。 ■ IEEE Std. 1149.1 BST アーキテクチャ ■ IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ ■ IEEE Std. 1149.1 BST 動作コントロール ■ JTAG チェインでの I/O 電圧のサポート ■ IEEE Std. 1149.1 BST 回路の利用 ■ IEEE Std. 1149.1 BST 回路のディセーブル ■ IEEE Std. 1149.1 BST ガイドライン

■ BSDL (Boundary Scan Description Language) のサポート

BST に加えて、Stratix II および Stratix II GX デバイスのイン・サーキッ ト・リコンフィギュレーション(ICR) に IEEE Std. 1149.1 コントローラを 使用することができます。ただし、この章では IEEE Std.1149.1 回路の BST 機能のみ説明しています。 IEEE Std. 1149.1 回路を経由した Stratix II デバイスのコンフィギュレー ションについては、「Stratix II デバイス・ハンドブック Volume 2」の 「Stratix II デバイスのコンフィギュレーション」の章または「Stratix II GX デバイス・ハンドブック Volume 2」の「Stratix II デバイスのコンフィ ギュレーション」の章を参照してください。

JTAG を使用したコンフィギュレーションの場合には、Stratix II、 Stratix II GX、Stratix、Cyclone™ _{II、および Cyclone デバイスは} JTAG チェインで最初の 17 デバイス以内になるようにしてくださ い。これらのデバイスはすべて、同一のJTAG コントローラを備 えています。Stratix II、Stratix II GX、Stratix、Cyclone II、およ びデバイスが18 番目以降にある場合には、これらのデバイスの コンフィギュレーションは失敗する可能性があります。これは、 SignalTap® _{II またはバウンダリ・スキャン・テストには影響を与} えません。

IEEE Std.

1149.1 BST

アーキテクチャ

IEEE Std. 1149.1 BST モードで動作する Stratix II および Stratix II GX デ バイスは、TDI、TDO、TMS、TCKの4 本の要求ピン、およびTRSTの1 本のオプション・ピンを使用します。TCKピンは内部ウィーク・プルダ ウン抵抗を備えていますが、TDIピン、TMSピンおよびTRSTピンは内 部ウィーク・プルアップ抵抗を備えています。TDO出力ピンは、I/O バ ンク4 の VCCIOで駆動します。すべてのJTAG 入力ピンは、3.3 V VCCPD 電源で駆動します。JTAG コンフィギュレーション実行中、すべてのユー ザI/O ピンはトライ・ステートになります。

チェイン内の複数のデバイスに対して複数の電圧のJTAG チェイ ンを接続するための推奨方法については、14–20 ページの「JTAG チェインでのI/O 電圧のサポート」を参照してください。 表14–1に、これらの各ピンの機能をまとめます。 IEEE Std. 1149.1 BST 回路には、以下のレジスタが必要です。 ■ 実行するアクションおよびアクセスするデータ・レジスタを決定す るインストラクション・レジスタ。 ■ TDIとTDO間に最小長のシリアル・パスを提供する1 ビット長のデー タ・レジスタであるバイパス・レジスタ。 ■ デバイスのすべてのバウンダリ・スキャン・セルで構成されたシフ 表 14–1. IEEE Std. 1149.1 ピンの説明 ピン 説明 ファンクション TDI _{テスト・データ入力 命令、テストおよびプログラミング・データ用のシリアル入力ピン。} データはTCKの立ち上がりエッジでシフト・インされます。 TDO _{テスト・データ出力 命令、テストおよびプログラミング・データ用のシリアル出力ピン。} データはTCKの立ち下がりエッジでシフト・アウトされます。この ピンは、データがデバイスからシフト・アウトされない場合はトラ イ・ステートになります。

TMS _{テスト・モードの選択 TAP（Test Access Point）コントローラ・ステート・マシンの遷移を}

決定するコントロール信号を提供する入力ピン。ステート・マシン内 での遷移は、TCKの立ち上がりエッジで発生します。このため、TCK の立ち上がりエッジの前にTMSを設定する必要があります。TMSは、 TCKの立ち上がりエッジで評価されます。 TCK _{テスト・クロック入力 BST 回路へのクロック入力。立ち上がりエッジで発生する動作と、立} ち下がりエッジで発生する動作があります。 TRST _{テスト・リセット入力} （オプション） バウンダリ・スキャン回路を非同期にリセットするアクティブ Low 入力。このピンはバウンダリ・スキャン動作の実行中以外は Low に ドライブします。非 JTAG ユーザの場合、このピンは恒久的に GND に接続する必要があります。

IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ 図 14-2. IEEE Std. 1149.1 ピン回路 図 14-2の注： (1) レジスタの長さについては、該当するデバイスのデータシートを参照してください。 IEEE Std. 1149.1 バウンダリ・スキャン・テストは、テスト・アクセス・ ポート（TAP）コントローラによって制御されます。TAP コントローラ について詳しくは、14–9 ページの「IEEE Std. 1149.1 BST 動作コントロー ル」を参照してください。TMSおよびTCKピンは、TAP コントローラ を操作し、TDIおよびTDOピンは、データ・レジスタにシリアル・パス を供給します。TDIピンはインストラクション・レジスタにデータを供 給し、それによってデータ・レジスタに対するコントロール・ロジック が生成されます。

IEEE Std. 1149.1

バウンダリ・

スキャン・

レジスタ

バウンダリ・スキャン・レジスタは、TDIピンを入力、TDOピンを出力 として使用する大きなシリアル・シフト・レジスタです。バウンダリ・ スキャン・レジスタは、Stratix II または Stratix II GX の I/O ピンに関連 付けられている3 ビットのペリフェラル・エレメントで構成されていま す。バウンダリ・スキャン・レジスタを使用して、外部ピンの接続をテ ストしたり、内部データをキャプチャすることができます。 a UPDATEIR CLOCKIR SHIFTIR UPDATEDR CLOCKDR SHIFTDR TDI Instruction Register Bypass Register Boundary-Scan Register Instruction Decode TMS TCLK TAP Controller ICR Registers TDO Data Registers Device ID Register TRST (1) (1) (1)

Stratix II ファミリ・デバイスのバウンダリ・スキャン・レジスタの長さ については、「Stratix II デバイス・ハンドブック Volume 1」の「コン フィギュレーション & テスト」の章、および「Stratix II GX デバイス・ ハンドブック Volume 1」の「コンフィギュレーション & テスト」の章 を参照してください。 図14-3に、IEEE Std. 1149.1 デバイスの周辺にテスト・データをシリア ルにシフトする方法を示します。 図 14-3. バウンダリ・スキャン・レジスタ TCK TRST (1) TMS TAP Controller TDI Internal Logic TDO Each peripheral element is either an I/O pin, dedicated input pin, or dedicated configuration pin.

IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ

Stratix II または Stratix II GX デバイスの I/O ピンの

バウンダリ・スキャン・セル

Stratix II または Stratix II GX デバイスの 3 ビット・バウンダリ・スキャ ン・セル(BSC) は、キャプチャ・レジスタおよびアップデート・レジス タのセットで構成されています。キャプチャ・レジスタは OUTJ 信号、 OEJ信号およびPIN_IN信号によって内部デバイス・データに接続する ことができ、アップデート・レジスタは PIN_OUT信号およびPIN_OE 信号で外部データに接続できます。IEEE Std. 1149.1 BST レジスタのグ ローバル・コントロール信号（シフト、クロック、アップデートなど） は、TAP コントローラによって内部で生成されます。MODE信号は、イ ンストラクション・レジスタのデコーダによって生成されます。バウン ダリ・スキャン・レジスタ用のデータ信号パスは、シリアル・データ入 力(SDI) 信号からシリアル・データ出力 (SDO) 信号までとなります。ス キャン・レジスタは、デバイスのTDIピンから始まり、TDOピンで終わ ります。

図14-4に、Stratix II および Stratix II GX デバイスのユーザ I/O バウン ダリ・スキャン・セルを示します。

図 14-4. Stratix II および Stratix II GX デバイスの IEEE Std. 1149.1 BST 回路付きユーザ I/O BSC 0 1 D Q OUTPUT D Q OE D Q INPUT D Q INPUT D Q OUTPUT D Q OE From or To Device I/O Cell Circuitry And/Or Logic Array 0 1 0 1 0 1 0 1 0 1 0 1 PIN_OUT INJ OEJ OUTJ V_CC SDO Pin SHIFT SDI

CLOCK UPDATE HIGHZ MODE

PIN_OE PIN_IN Output Buffer Capture Registers Update Registers Global Signals

IEEE Std. 1149.1 バウンダリ・スキャン・レジスタ 表14–2では、Stratix II および Stratix II GX デバイス内のすべてのバウ ンダリ・スキャン・セルのキャプチャおよびアップデート・レジスタの 機能を説明します。 表 14–2. Stratix IIおよびStratix II GXデバイスのバウンダリ・スキャン・セルの説明 注 (1) ピン・ タイプ キャプチャ ドライブ 注記 出力 キャプチャ・ レジスタ OE キャプチャ・ レジスタ 入力 キャプチャ・ レジスタ 出力 アップ デート・ レジスタ OE アップ デート・ レジスタ 入力 アップ デート・ レジスタ ユーザ I/O ピン

OUTJ OEJ PIN_IN PIN_OUT PIN_OE INJ NA

専用 クロック 入力 0 1 PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_IN は クロック・ネット ワークまたは ロジック・アレイ をドライブ 専用入力 (3) 0 1 PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_INはコント ロール・ロジック をドライブ 専用双方向 ( オープン・ ドレイン ) (4)

0 OEJ PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_INはコンフィ

ギュレーション・ コントロールを ドライブ 専用双方向

(5)

OUTJ OEJ PIN_IN N.C. (2) N.C. (2) N.C. (2) PIN_INはコンフィ

ギュレーション・ コントロールを ドライブ、OUTJは 出力バッファを ドライブ 専用出力 (6) OUTJ 0 0 N.C. (2) N.C. (2) N.C. (2) OUTJは出力バッ ファをドライブ 表 14–2の注：

(1) TDI、TDO、TMS、TCK、すべてのVCCおよびGND ピン・タイプ、VREF、およびTEMP_DIODEピンには BSC はありません。

(2) 接続なし (N.C.)

(3) PLL_ENA、nCONFIG、MSEL0、MSEL1、MSEL2、MSEL3、nCE、VCCSEL、PORSEL、およびnIO_PULLUP

ピンが含まれます。

(4) CONF_DONEおよびnSTATUSピンが含まれます。

(5) DCLKピンが含まれます。 (6) nCEOピンが含まれます。

IEEE Std.

1149.1 BST 動作

コントロール

Stratix II および Stratix II GX デバイスは、以下の IEEE Std. 1149.1 BST インストラクションを実装しています。 ■ SAMPLE/PRELOADインストラクション・モードは、通常のデバイス 動作を中断することなく、デバイス・データのスナップショットを とるために使用されます。 ■ EXTESTインストラクション・モードは、デバイス間の外部ピン接 続をチェックするために使用されます。 ■ BYPASSインストラクション・モードは、すべて1 で構成されるインス トラクション・コードが、インストラクション・レジスタにロードさ れるときに使用されます。 ■ IDCODEインストラクション・モードは、IEEE Std. 1149.1 チェインの デバイスを識別するために使用されます。 ■ USERCODEインストラクション・モードは、IEEE Std. 1149.1 チェイン にあるデバイス内の電子署名を検査するために使用されます。 ■ CLAMP インストラクション・モードは、バイパス・レジスタが TDI ポートとTDO ポート間でシリアル・パスとして選択されている間に、 ピンからドライブされる信号の状態をバウンダリ・スキャン・レジ スタから決定するために使用されます。 ■ HIGHZインストラクション・モードは、すべてのユーザI/O ピンを非 アクティブなドライブ状態に設定します。 BST 命令の長さは 10 ビットです。これらの命令については、この章の後 半で説明します。 BST 命令および命令コードの概要については、「Stratix II デバイス・ハ ンドブック Volume 1」の「コンフィギュレーション & テスト」の章、 および「Stratix II GX デバイス・ハンドブック Volume 1」の「コンフィ ギュレーション & テスト」の章を参照してください。 IEEE Std. 1149.1 TAP コントローラは、TCKの立ち上がりエッジでクロッ クされる 16 ステートのステート・マシンで、TMS ピンを使用してデバ イスのIEEE Std. 1149.1 動作を制御します。図14-5にTAP コントロー ラ・ステート・マシンを示します。

IEEE Std. 1149.1 BST 動作コントロール 図 14-5. IEEE Std. 1149.1 TAP コントローラ・ステート・マシン SELECT_DR_SCAN CAPTURE_DR SHIFT_DR EXIT1_DR PAUSE_DR EXIT2_DR UPDATE_DR SHIFT_IR EXIT1_IR PAUSE_IR EXIT2_IR UPDATE_IR TMS = 0 TMS = 0 TMS = 0 TMS = 1 TMS = 0 TMS = 1 TMS = 1 TMS = 0 TMS = 1 TMS = 0 TMS = 1 TMS = 1 TMS = 0 TMS = 0 TMS = 1 TMS = 1 TMS = 0 TMS = 1 TMS = 0 TMS = 0 TMS = 1 TMS = 0 TMS = 0 TMS = 1 TMS = 0 RUN_TEST/ IDLE TMS = 0 TEST_LOGIC/ RESET TMS = 1 TMS = 0 TMS = 1 TMS = 1 TMS = 1 TMS = 1 CAPTURE_IR SELECT_IR_SCAN

TAP コントローラが TEST_LOGIC/RESET ステートのときには、BST 回路がディセーブルされ、デバイスは通常の動作を行う状態となり、イ ンストラクション・レジスタは初期命令として IDCODE で初期化され ます。デバイスのパワー・アップ時には、TAP コントローラはこの TEST_LOGIC/RESETステートで起動します。さらに、TMSを5TCKク ロック・サイクルの間High に保持、またはTRSTピンをLow に保持 すると、TAP コントローラはTEST_LOGIC/RESETステートに強制的 に入ります。TEST_LOGIC/RESETステートになると、TAP コントロー ラはTMSがHigh に保持されている限り（TCKがクロックされている 間）またはTRSTがLow に保持されている限りこのステートに留まり ます。図14-6 は、IEEE Std. 1149.1 信号に対するタイミングの規格を 示したものです。 図 14-6. IEEE Std. 1149.1 タイミング波形 TDO TCK tJPZX tJPCO tJPH tJPXZ tJCP tJPSU t_JCL t_JCH TDI TMS Signal to Be Captured Signal to Be Driven tJSZX tJSSU tJSH tJSCO tJSXZ

IEEE Std. 1149.1 BST 動作コントロール IEEE Std. 1149.1 の動作を開始するには、TAP コントローラをシフト・イ ンストラクション・レジスタ(SHIFT_IR) ステートに進め、TDIピンに 適切なコードをシフト・インすることによってインストラクション・モー ドを選択します。図14-7の波形図は、インストラクション・レジスタへ の命令コ―ドの入力を表しています。また、図14-7はTCK、TMS、TDI、 TDO、およびTAP コントローラのステートの値を示します。RESET ス テートから、SHIFT_IRへTAP コントローラを進めるために、TMSに は01100のパターンを入力します。

図 14-7. インストラクション・モードの選択

TDO ピンは、SHIFT_IRおよびSHIFT_DRステートを除くすべてのス テートでトライ・ステートになります。TDOピンは、いずれかのシフト・ ステートに入った後のTCKの最初の立ち下がりエッジでアクティブにな り、いずれかのシフト・ステートを終了した後のTCKの最初の立ち下が りエッジでトライ・ステートになります。 SHIFT_IRステートがアクティブになると、TDOはトライ・ステートを 抜け、インストラクション・レジスタの初期ステートがTCKの立ち下が りエッジでシフト・アウトされます。TDOは、SHIFT_IRステートがア クティブになっている限り、継続してインストラクション・レジスタの 内容をシフト・アウトします。TAP コントローラは、TMSがLow のと きはSHIFT_IRステートになったままです。 TCK TMS TDI TDO TAP_STATE SHIFT_IR RUN_TEST/IDLE SELECT_IR_SCAN SELECT_DR_SCAN

SHIFT_IRステートの間、TCKの立ち上がりエッジでTDIピン上のデー タをシフトすることによって、命令コードが入力されます。命令コード の最終ビットは、次のステートEXIT1_IRがアクティブになると同時に クロック駆動されなければなりません。EXIT1_IRステートをアクティ ブにするために、TMSをHigh に設定します。一度EXIT1_IRステート になると、TDOは再びトライ・ステートになります。TDOは、SHIFT_IR

および SHIFT_DR ステートを除いて、常にトライ・ステートになりま す。命令コードが正しく入力されると、TAP コントローラは後述する 3 つのモードの1 つでテスト・データをシリアルにシフト・インします。3 つのシリアル・シフト・テスト・インストラクション・モードは、以下 のページで説明されています。 ■ 14–13 ページの「SAMPLE/PRELOAD インストラクション・モード」 ■ 14–16 ページの「EXTEST インストラクション・モード」 ■ 14–18 ページの「BYPASS インストラクション・モード」

SAMPLE/PRELOAD インストラクション・モード

SAMPLE/PRELOAD インストラクション・モードにより、通常のデバイ ス動作を中断することなく、デバイス・データのスナップショットをと ることができます。この命令を使用して、EXTEST命令をロードする前 にアップデート・レジスタにテスト・データをプリロードすることもで きます。図14-8 に、SAMPLE/PRELOADモードのキャプチャ、シフト、 およびアップデート・フェーズを示します。

IEEE Std. 1149.1 BST 動作コントロール 図 14-8. IEEE Std. 1149.1 BST SAMPLE/PRELOAD モード 1 0 D Q D Q 1 0 1 0 1 0 D Q D Q 1 0 D Q D Q 1 0 OUTJ OEJ MODE INJ Capture Registers Update Registers SDO SDI SHIFT CLOCK UPDATE 1 0 D Q D Q 1 0 1 0 1 0 D Q D Q 1 0 D Q D Q 1 0 OUTJ OEJ SDI SHIFT CLOCK UPDATE MODE SDO INJ Capture Registers Update Registers

キャプチャ・フェーズ

キャプチャ・フェーズでは、ピ ンの信号、OEJ および OUTJ が キャプチャ・レジスタにロード されます。CLOCK 信号は TAP コントローラの CLOCKDR 出 力から供給されます。これらの レジスタに保持されるデータ は、通常のデバイス動作からの 信号で構成されます。

シ フ ト お よ び ア ッ プ

デート・フェーズ

シフト・フェーズでは、以前に キャプチャされたピンの信号、 OEJ および OUTJ は、CLOCK を使用し TDO ピンを通してバ ウンダリ・スキャン・レジスタ からシフト・アウトされます。 データがシフト・アウトされる と、TDI ピンを通して次のテス ト用のパターンをシフト・イン することができます。 アップデート・フェーズでは、 データは UPDATE クロックを 使用してキャプチャ・レジスタ から UPDATE レジスタに転送 されます。UPDATE レジスタに 格納されたデータは、EXTEST 命令に使用できます。

キャプチャ・フェーズでは、キャプチャ・レジスタの前段にあるマルチ プレクサがアクティブなデバイスのデータ信号を選択します。このデー タはクロックに同期してキャプチャ・レジスタに入力されます。アップ デート・レジスタの出力にあるマルチプレクサは、デバイスへの機能的 な割り込みを防ぐために、アクティブなデバイスのデータも選択します。 シフト・フェーズ中には、デバイス周辺のキャプチャ・レジスタを通し てデータをクロック駆動することによってバウンダリ・スキャン・シフ ト・レジスタが形成され、TDOピンから出力されます。デバイスは同時 に新しいテスト・データをTDIにシフト・インし、キャプチャ・レジス タの内容を置き換えることができます。アップデート・フェーズでは、 キャプチャ・レジスタ内のデータはアップデート・レジスタに転送され ます。このデータは次に、EXTESTインストラクション・モードで使用 できます。詳しくは、14–16 ページの「EXTEST インストラクション・ モード」を参照してください。 図14-9に、SAMPLE/PRELOAD波形を示します。SAMPLE/PRELOAD命 令コードは、TDIピンを通してシフト・インされます。TAP コントロー ラは、CAPTURE_DRステートからSHIFT_DRステートに進み、TMSが Low に保持されていれば SHIFT_DRステートにとどまります。キャプ チャ・フェーズ後にキャプチャ・レジスタ内に存在していたデータは、 TDOピンからシフト・アウトされます。TDIピンにシフト・インされた 新しいテスト・データが、バウンダリ・スキャン・レジスタ全体をクロッ クで周期化された後、TDOピンに出力されます。図14-9は、キャプチャ・ レジスタのデータがシフト・アウトされるまで、TDI の命令コードは TDOピンに出力されないことを示しています。TMSが2 連続TCKクロッ ク・サイクルの間 High に保持されると、TAP コントローラはアップ デート・フェーズのためにUPDATE_DRステートに進みます。 図 14-9. SAMPLE/PRELOAD シフト・データ・レジスタの波形 TCK TMS TDI TDO

IEEE Std. 1149.1 BST 動作コントロール

EXTEST インストラクション・モード

EXTESTインストラクション・モードでは、デバイス間の外部ピン接続 をチェックするために使用されます。SAMPLE/PRELOAD モードとは異 なり、EXTESTによってテスト・データを強制的にピン信号に出力する ことができます。出力ピンに既知のHigh および Low のロジック・レベ ルを与えることによって、スキャン・チェイン内の任意のデバイスのピ ンでオープンおよび短絡を検出することができます。 図14-10に、EXTESTモードのキャプチャ、シフト、およびアップデー ト・フェーズを示します。

図 14-10. IEEE Std. 1149.1 BST EXTEST モード 1 0 D Q D Q 1 0 1 0 1 0 D Q D Q 1 0 D Q D Q 1 0 OUTJ OEJ INJ SDO 1 0 D Q D Q 1 0 1 0 1 0 D Q D Q 1 0 D Q D Q 1 0 OUTJ OEJ MODE INJ Capture Registers Update Registers SDI SHIFT CLOCK UPDATE SDO

キャプチャ・フェーズ

キャプチャ・フェーズでは、ピ ンの信号、OEJ および OUTJ が キャプチャ・レジスタにロード されます。CLOCK 信号は TAP コントローラの CLOCKDR 出 力から供給されます。以前に アップデート・レジスタに保持 されたデータは PIN_IN、INJ を ドライブし、それによって I/O ピンはトライ・ステートになる か、または信号を出力すること ができます。 OEJ アップデート・レジスタ内 の“1”は出力バッファをトライ・ ステートにします。

シ フ ト お よ び ア ッ プ

デート・フェーズ

シフト・フェーズでは、以前に キャプチャされたピンの信号、 OEJ および OUTJ は、CLOCK を使用し TDO ピンを通してバ ウンダリ・スキャン・レジスタ からシフト・アウトされます。 データがシフト・アウトされる と、TDI ピンを通して次のテス ト用のパターンをシフト・イン することができます。 アップデート・フェーズでは、 データは UPDATE クロックを

IEEE Std. 1149.1 BST 動作コントロール EXTESTは、SAMPLE/PRELOADとは異なる方法でデータを選択します。 EXTESTは、出力および出力イネーブル信号のソースとして、アップデー ト・レジスタからデータを選択します。EXTEST命令コードが入力され ると、マルチプレクサはアップデート・レジスタのデータを選択します。 これによって、以前のEXTESTまたはSAMPLE/PRELOADテスト・サイ クルからこれらのレジスタに格納されていたデータは、強制的にピン信 号として出力することができます。キャプチャ・フェーズでは、このテ スト・データの結果はキャプチャ・レジスタに格納され、シフト・フェー ズ中にTDOへシフト・アウトされます。新しいテスト・データは、アッ プデート・フェーズ中にアップデート・レジスタに格納できます。 図 14-11のEXTEST 波 形 図 は、イ ン ス ト ラ ク シ ョ ン・コ ー ド 以 外、 SAMPLE/PRELOAD波形図に類似しています。TDOピンからシフト・ア ウトされたデータは、キャプチャ・フェーズ後にキャプチャ・レジス タ内に格納されていたデータで構成されます。TDIピンにシフト・イ ンされた新しいテスト・データが、バウンダリ・スキャン・レジスタ 全体をクロックで同期化された後、TDOピンに出力されます。 図 14-11. EXTEST シフト・データ・レジスタ波形

BYPASS インストラクション・モード

BYPASSモードは、すべて1 のインストラクション・コードがインスト ラクション・レジスタにロードされとアクティブになります。図 14-12 の波形は、TAP コントローラがSHIFT_DRステートのときに、スキャ ン・データがどのようにデバイスを通過するかを示します。このステー トでは、データ信号はTCKの立ち上がりエッジのTDIからバイパス・レ ジスタにクロック・インされ、同じクロック・パルスの立ち下がりエッ ジのTDOでバイパス・レジスタからクロック・アウトされます。 Data stored in boundary-scan register is shifted out of TDO. After boundary-scan register data has been shifted out, data entered into TDI will shift out of TDO.

UPDATE_IR SHIFT_DR EXIT1_DR SELECT_DR CAPTURE_DR EXIT1_IR UPDATE_DR SHIFT_IR Instruction Code TCK TMS TDI TDO TAP_STATE

図 14-12. BYPASS シフト・データ・レジスタ波形

IDCODE インストラクション・モード

IDCODEインストラクション・モードは、IEEE Std. 1149.1 チェインのデ バイスを識別するために使用されます。IDCODEが選択されると、デバ イス識別レジスタに 32 ビットのベンダ定義識別コードがロードされま す。デバイスID レジスタは、TDIポートとTDOポートの間に接続され、 デバイスのIDCODEがシフト・アウトされます。

Stratix II および Stratix II GX デバイスの IDCODE について詳しくは、 「Stratix II デバイス・ハンドブック Volume 1」または「Stratix II GX デ

バイス・ハンドブック Volume 1」の「コンフィギュレーション & テス ト」の章を参照してください。

USERCODE インストラクション・モード

USERCODEインストラクション・モードは、IEEE Std. 1149.1 チェインに あるデバイス内のユーザ電子署名（UES）を検査するために使用されま す。この命令が選択されると、TDIポートとTDOポートの間にデバイス 識別レジスタが接続されます。ユーザ定義のUESは、32ビットUSERCODE レジスタからパラレルにデバイスID レジスタにシフト・インされます。

Data shifted into TDI on the rising edge of TCK is shifted out of TDO on the falling edge of the same TCK pulse. UPDATE_IR SELECT_DR_SCAN CAPTURE_DR EXIT1_IR EXIT1_DR UPDATE_DR SHIFT_DR Instruction Code TCK TMS TDI TDO TAP_STATE SHIFT_IR Bit 2 Bit 3

Bit 1 Bit 2 Bit 4

JTAG チェインでの I/O 電圧のサポート

CLAMP インストラクション・モード

CLAMPインストラクション・モードは、バイパス・レジスタがTDIポー トとTDOポートの間でシリアル・パスとして選択されている間に、ピン からドライブされる信号の状態をバウンダリ・スキャン・レジスタから 決定するために使用されます。ピンからドライブされるすべての信号の ステートは、バウンダリ・スキャン・レジスタに保持されているデータ で完全に定義されます。 コンフィギュレーション後にデバイスをテストする場合、プログ ラマブルなウィーク・プルアップ抵抗またはバス・ホールド機能 によって、ピンのCLAMP値( バウンダリ・スキャン・セルのアッ プデート・レジスタに格納されている値) は無効になります。

HIGHZ インストラクション・モード

HIGHZインストラクション・モードは、すべてのユーザI/O ピンを非ア クティブなドライブ状態に設定するのに使用されます。これらのピンは 新しいJTAG 命令が実行されるまでトライ・ステートになります。この 命令がインストラクション・レジスタにロードされると、TDIポートと TDOポート間にバイパス・レジスタが接続されます。 コンフィギュレーション後にデバイスをテストする場合、プログ ラマブルなウィーク・プルアップ抵抗またはバス・ホールド機能 によって、ピンのHIGHZ値は無効になります。

JTAG チェイン

での I/O 電圧の

サポート

JTAG チェインはいくつかのデバイスをサポートしています。ただし、 チェインに異なるVCCIOレベルを持つデバイスが含まれる場合は注意が 必要です。TDOピンの出力電圧レベルは、ドライブするTDIピンの規格 を満たす必要があります。TDIピンは、VCCPD（3.3 V）から電源が供給 されます。Stratix II および Stratix II GX デバイスでは、バンク 4 の VCCIO 電源がTDOピンに電源を供給します。表14–3に、JTAG チェイン動作 を適切に実行するためのボード・デザインの推奨事項を示します。 デバイス間にレベル・シフタを挿入して、VCCIOレベルが異なるデバイ スの TDI および TDO ラインをインタフェースできます。可能な限り、 VCCIOレベルがより高いデバイスからVCCIOレベルが同等以下のデバイ スをドライブするようJTAG チェインを構築してください。このように、 レベル・シフタはTDOレベルからJTAG テスタに許容されるレベルにシ フトするためにのみ使用されます。図14-13に、電圧レベルが混在した JTAG チェインとレベル・シフタをチェインに挿入する方法を示します。

図 14-13. 電圧レベルが混在した JTAG チェイン 表 14–3. サポートされている TDO/TDI 電圧の組み合わせ デバイス TDI 入力 バッファ 電源 I/O バンク 4 の Stratix II および Stratix II GX TDO VC C I O電圧レベル VC C I O = 3.3 V VC C I O = 2.5 V VC C I O = 1.8 V VC C I O = 1.5 V Stratix II および Stratix II GX 常に VC C P D (3.3 V) √(1) √(2) √(3) _{レベル・シフタが必要} 非 Stratix II VCC = 3.3 V √(1) √(2) √(3) レベル・シフタが必要 VCC = 2.5 V _√ (1)、(4) √(2) √(3) レベル・シフタが必要 VCC = 1.8 V _√(1)、(4) √(2)、(5) √ レベル・シフタが必要 VCC = 1.5 V _√(1)、(4) √(2)、(5) √(6) √ 表 14–3の注： (1) TDO出力バッファは、VOH (MIN) = 2.4 V。 (2) TDO出力バッファは、VOH (MIN) = 2.0 V を満たします。 (3) 外部 250Ωプルアップ抵抗は必須ではありませんが、ボードの信号レベルが最適でない場合は推奨されます。 (4) 入力バッファは 3.3 V を許容する必要があります。 (5) 入力バッファは 2.5 V を許容する必要があります。 (6) 入力バッファは 1.8 V を許容する必要があります。 3.3 V VCCIO Level Shifter 2.5 V VCCIO 1.8 V VCCIO 1.5 V VCCIO Tester TDO TDI Must be 3.3 V Tolerant.

IEEE Std. 1149.1 BST 回路の使用

IEEE Std.

1149.1 BST

回路の使用

Stratix II および Stratix II GX デバイスは、専用の JTAG ピンを備えてお り、IEEE Std. 1149.1 BST 回路はデバイスのパワーアップ時にイネーブル されます。コンフィギュレーションの前後だけでなく、コンフィギュレー ションの実行中もStratix II および Stratix II GX FPGA 上で BST を実行で きます。Stratix II および Stratix II GX FPGA は、コンフィギュレーショ ン中にコンフィギュレーションを中断することなく、BYPASS、IDCODE およびSAMPLE命令をサポートします。他のすべてのJTAG 命令を送出 するには、CONFIG_IO 命令を使用してコンフィギュレーションを中断 しなければなりません。

CONFIG_IO命令を使用すると、JTAG ポートを通して I/O バッファを コンフィギュレーションでき、命令が発行されるとコンフィギュレー ションを中断します。この命令により、Stratix II または Stratix II GX FPGA のコンフィギュレーション前にボード・レベルのテストを実行す るか、またはコンフィギュレーション・デバイスがコンフィギュレーショ ンを完了をするのを待つことができます。一度コンフィギュレーション が中断され、JTAG-BST が完了した場合は、JTAG（PULSE_CONFIG イ ンストラクション）を使用するか、nCONFIGにLow パルスを入力する ことによってデバイスをリコンフィギュレーションする必要がありま す。 コンフィギュレーション前にJTAG バウンダリ・スキャン・テス トを実行するときは、nCONFIGピンをLow に保持する必要があ ります。 Stratix II および Stratix II GX デバイスのチップ・ワイド・リセット （DEV_CLRn）ピンおよびチップ・ワイド出力イネーブル（DEV_OE）ピ ンは、JTAG バウンダリ・スキャンまたはコンフィギュレーション動作 には影響を与えません。これらのピンをトグルしても、（期待されるBST の動作以外の）BST 動作は妨害しません。

Stratix II または Stratix II GX デバイスの JTAG コンフィギュレーション のボードをデザインする場合、専用コンフィギュレーション・ピンの接 続を検討する必要があります。 デバイス・コンフィギュレーションのためのIEEE Std.1149.1 回路の使用 について詳しくは、「Stratix II デバイス・ハンドブック Volume 2」の 「Stratix II デバイスのコンフィギュレーション」の章、または「Stratix II GX デバイス・ハンドブック Volume 2」の「Stratix II GX デバイスのコン フィギュレーション」の章を参照してください。

コンフィギュレー

ションされた

デバイスの BST

コンフィギュレーションされたデバイスでは、デザイン・ファイル内で 出力専用に設定されているI/O ピンに対して、入力バッファはデフォル トでオフになっています。入力バッファがオフになっているときには、 コンフィギュレーションされたデバイスの出力ピンをデフォルトの BDSL ファイルでサンプリングすることはできません。コンフィギュ レーションされたデバイスの入力バッファを常にイネーブルするように Quartus II ソフトウェアを設定すると、デバイスはバウンダリ・スキャ ン・テストを行うコンフィギュレーションされていないデバイスと同様 に動作し、デザインの出力ピン上のサンプリング機能が使用できます。 これにより、未使用入力バッファは常にオンになるため、待機時電流が わずかに増加する場合があります。Quartus II ソフトウェアでは、以下 の手順を実行します。 1. Settings（Assignments メニュー）を選択します。 2. Assembler をクリックします。

3. Always Enable Input Buffers をオンにします。

IEEE Std.

1149.1 BST 回路

をディセーブル

にします

Stratix II および Stratix II GX デバイスの IEEE Std. 1149.1 BST 回路は、デ バイスのパワーアップ時にイネーブルされます。IEEE Std. 1149.1 BST 回 路は、BST またはイン・サーキット・リコンフィギュレーションに使用 されるため、14–22 ページの「IEEE Std. 1149.1 BST 回路の使用」に記載 されるとおり、回路は特定のタイミングでのみイネーブルする必要があ ります。

Stratix II または Stratix II GX の IEEE Std. 1149.1 回路を使用しな い場合は、回路を恒久的にディセーブルして、必要ないときに 誤ってイネーブルしないようにする必要があります。

IEEE Std. 1149.1 バウンダリ・スキャン・テストのガイドライン

表14–4に、Stratix II および Stratix II GX デバイスの IEEE Std. 1149.1 回 路をディセーブルするのに必要なピン接続を示します。

IEEE Std. 1149.1

バウンダリ・

スキャン・テスト

のガイドライン

IEEE Std. 1149.1 デバイスでバウンダリ・スキャン・テストを実行すると きは、下記のガイドラインを使用します。 ■ SHIFT_IR ステートの最初のクロック・サイクル中に、インストラク ション・レジスタからTDOピンを介して“10...” パターンがシフト・ア ウトしない場合、TAP コントローラは正しいステートに達していま せん。この問題を解決するには、以下の手順のいずれかを実行します。 ● _{TAPコントローラが正常に}SHIFT_IRステートに達したことを 確認します。TAP コントローラを SHIFT_IRステートに進め るには、RESETステートに戻り、コード01100 をTMSピンに 送信します。 ● デバイスのV_CC、GND、JTAG、および専用コンフィギュレーショ ン・ピンへの接続を確認します。 ■ 最初のEXTESTテスト・サイクルの前に、SAMPLE/PRELOADテスト・ サイクルを実行して、EXTESTモードに入るときに、デバイス・ピ ンに既知のデータが存在することを確認します。OEJ アップデート・ レジスタに 0 がある場合、OUTJ アップデート・レジスタのデータ がドライブ・アウトされます。システム内の他のデバイスとの競合 を回避するために、ステートは既知で正しくなければなりません。

■ ICR の間にEXTESTテストを実行してはなりません。この命令は、ICR の間ではなく、ICR の前または後でサポートされます。CONFIG_IO 命令を使用して、コンフィギュレーションに割り込んでテストを実行 するか、またはコンフィギュレーションが完了するまで待機します。 ■ コンフィギュレーション前にテストを実行する場合は、nCONFIGピ ンをLow に保持します。 表 14–4. IEEE Std. 1149.1 回路をディセーブルにします JTAG ピン (1) ディセーブルにするための接続 TMS V_{C C} TCK GND TDI VC C TDO _{オープンのままにします} TRST GND 表 14–4の注：

(1) Stratix II または Stratix II GX デバイスの JTAG をディセーブルするソフト ウェア・オプションはありません。JTAG ピンは専用ピンです。

■ コンフィギュレーション後は、差動ピン・ペアのどのピンもテスト できません。したがって、コンフィギュレーション後にBST を実行 するには、これらの差動ピン・ペアに対応するBSC グループ定義を 編集する必要があります。BSC グループは、内部セルとして再定義 する必要があります。

編集について詳しくは、BSDL (Boundary-Scan Description Language) ファイルを参照してください。 バウンダリ・スキャン・テストについて詳しくは、お問い合わせください。

BSDL (Boundary

Scan Description

Language) の

サポート

VHDL のサブセットである BSDLBoundary-Scan Description Language は、テスト可能なIEEE Std. 1149.1 BST 対応デバイスの機能を記述でき る構文を提供します。テスト・ソフトウェア開発システムは、BSDL ファ イルをテスト生成、解析、および障害診断に使用します。

詳細について、あるいはIEEE Std. 1149.1準拠のStratix IIおよびStratix II GX デバイス用 BSDL ファイルを入手するには、アルテラのウェブサイト

（www.altera.co.jp）を参照してください。

まとめ

Stratix II および Stratix II GX デバイスで利用可能な IEEE Std. 1149.1 BST 回路は、リード・スペースが狭いデバイスを含むシステムをテストする ためのコスト効果が高く効率的な方法を提供します。アルテラおよび他 の IEEE Std. 1149.1 準拠デバイスを搭載した回路ボードは、EXTEST、 SAMPLE/PRELOAD、およびBYPASSモードを使用して、デバイス間のピ ン接続を内部でテストし、デバイス動作をチェックするシリアル・パター ンを作成することができます。

参考文献

Bleeker, H., P. van den Eijnden, and F. de Jong. Boundary-Scan Test: A Practical Approach. Eindhoven, The Netherlands: Kluwer Academic Publishers, 1993.