スライド 1

Front End Processes（FEP） WG

接合技術の今後

-新プロセス・新構造による接合設計-北島（NECエレクトロニクス）

1．ITRS2006 updateでの変更点

2．ITRS vs. 接合技術の現状

2-1．要求値算出のFET構造

2-2．Source Drain Extension

2-3．Si-Silicideコンタクト抵抗

2-4．接合リーク

主な略語, 用語の説明

FEP：Front End Processes．半導体デバイス製造のうちのトランジスタ作製まで

Starting Materials: 半導体基板材料．FEPではSiウェーハ, エピウェーハ, SOI等

SOI: Si on Insulator, SON: Si on Nothing, Si on X: 未知材料上のSi

FDSOI: Fully Depleted SOI

Surface Preparation: 洗浄やエッチングなどのウェット処理を指す

High-k: High Dielectric Constant Material, SiO₂との比較でHighを用いる

SD: Source Drain．SDEとの対比でDeep SDと表現することもある

SDE, SDExt.: Source Drain Extension

Xj: 接合深さ．SDの濃度が、well濃度（例. 1e18cm-3, 5e18cm-3）と同じになる深さ

Silicide: Si上に金属膜を堆積し 熱反応で形成, NiSi: Nickel mono-silicide,

CoSi₂: Cobalt di-silicide, TiSi₂: Titanium di-silicide, ErSix: Erbium silicide

RTA: Rapid Thermal Anneal, 通常は秒オーダーのアニールを指す

Schottky-SD: SDEの材料をSiからSilicide等の金属に置き換えた構造

N_D: Donor Concentrationのこと, N_A: Acceptor Concentrationのこと

注：Si/Silicideコンタクト抵抗単位は ITRSではΩ-cm2_{であるが、}

Front End Processes WGメンバー

リーダ： サブリーダ： 幹事： 委員： コンソーシアム： 特別委員（大学）： 特別委員： 北島 洋 （NECエレクトロニクス） 丹羽 正昭 （松下）* 水島 一郎 （東芝）* 若林 整 （ソニー） クロス ジェフリー （富士通研） 藤原 伸夫 （ルネサステクノロジ） 永田 敏雄 （沖） 藤原 英明（三洋） 三冨士 道彦 （ローム） 奈良 安雄 （Selete） 河村 誠一郎 （Selete）* 酒井 朗 （名古屋大学） 中嶋 定夫 （日立国際電気）：SEAJより 大形 俊英 （日立ハイテクノロジーズ）：SEAJより 渡辺 正晴 （ニューフレアテクノロジー）*：米国Start. Mat. WG 河野 光雄 （SUMCO TECHXIV） ：新金属協会より *：国際対応

FEPの取り扱う範囲

Etch

Doping Starting Materials Memory Thermal/Thin Films Surface Preparation Anneal Elevated S/D (SiGe) Contact (Silicide) DRAM Flash FeRAM PCRAM High-k Poly-SiGe Metal Gate SOI SON Strained-Si/SiGe Si on X

STRJ担当：Stacked Cap. DRAM とFeRAM

-2005 First Year of “Volume Production”2010 2015

SiON／poly-Si High-k／poly-Si High-k／Metal Fully Depleted SOI

LSTP_LOP HP

LSTP

LOP_HP LOP_{HP LSTP}

HP HP LOP

1．変更点：Thermal／Thin Film

2006 Updates

High-k／MetalとFDSOI導入時期を2010年に順延

(FDSOI) LOP HP = High Performance Applications = Low Operating

1．変更点：Stacked DRAM

2006 Updates

誘電率と材料の変化時期を一致させた

WAS Year of Production 2005 2006 2007 2008 2009 2010 2011 2012 DRAM M1 ½ pitch (nm) 80 70 65 57 50 45 40 36 Dielectric constant 40 50 50 50 50 50 60 60 Capacitor

Dielectric Al2O3, HfO2, Ta2O5 Ta2O5, TiO2

Ultrahigh k, new materials Capacitor Dielectric Al₂O₃, Ta₂O₅ Al₂O₃, HfO₂, Ta₂O₅, TiO₂, ZrO₂ Ultrahigh k, new materials IS 2007年からStacked DRAMの担当は（日本から）韓国に移る

接合技術に関して

US FEPリーダ（Raj Jammｙ）の問題提起

2005年に改訂された接合深さ（vs.シート抵抗）は非現実的． 要素プロセスで出来たとしても、後続熱処理で抵抗増加．

ITRS2006 updateでの変更点：Noteに記載追加

Alternative device designs,

employing offset spacers and deeper extension junctions

which preserve or even extend the effective channel length, may allow deeper extension junctions.

~0.35*Lg 1.1*Lg 1um (規格化) 物理ゲート長 Lg に対応させてFETの寸法を規定 （ITRSのTableはHigh Performanceの数値） 2*Design Rule (2*Half Pitch) Lg 1.1*Lg 注：SD=Source Drain

SDE=Source Drain Extension

物理ゲート長

2-1．接合の要求値算出の前提構造

SD_Xj

0.6*SD_Xj SDE_Xj

2-1．

予備知識：シート抵抗とは

シート抵抗（Ω／□）：Ｌ＝Ｗの抵抗 電流 W Ｌ（=Ｗ） W 電流 Ｌ （=Ｗ/10） シート抵抗＝500Ω／□ (500Ω／sq) 長さＬ 分の抵抗＝50Ω

接合起因の寄生抵抗

（各サイズと抵抗値は45nmルールn型トランジスタの値）

2-1． 20nm (SD_Xj) 6.5nm (SDE_Xj) 20nm 90nm 12nm オーバーラップ抵抗 45nm要求値5Ω に対して∼11Ω SDEのシート抵抗 今回検討の対象① シリサイド Si/Silicideコンタクト抵抗+SDのシート抵抗 今回検討の対象② チャネル幅W=1umで規格化 ゲート電極 サイド ウォール HP n-FETの総抵抗は488Ω 注_{1：シリサイドのシート抵抗<<SDのシート抵抗} 注_{2：シリサイド上のコンタクトプラグ抵抗の影響増大（配線WGの守備範囲）}

2-1．

接合技術に関する ITRS Table

HP LSTP HP LSTP 1/2ピッチ (nm) 45 45 36 32 ゲート長 Lg (nm) 18 28 14 20 SDE 接合深さ(nm) 6.5 9.8 5.0 7.0 SD 接合深さ(nm) 19.8 30.8 15.4 22 n-ch SDEシート抵抗(Ω/□) 650 741 593 923 Si-Silicideコンタクト抵抗(Ω-um2) 4.8 8.1 2.5 5.1 p-ch SDEシート抵抗(Ω/□) 1430 1630 1305 2031 Si-Silicideコンタクト抵抗(Ω-um2) 10 18 5.5 11 接合リーク(nA/um) 280 0.01 340 0.021 Si-Silicideコンタクト抵抗が実現困難とされる MPU(HP)の寄生抵抗は総抵抗の∼20%(全てをコンタクト抵抗) SDEの寄生抵抗は全寄生抵抗の15%(総抵抗の3%)

ITRS'99(150~35nm) _{ITRS’99⇒ITRS’01では} ゲート長縮小（図の→印部） 接合深さは微減 ITRS'99(150~35nm) ITRS'01(130~32nm) 130nm node 100nm node 0 10 20 30 40 50 0 20 40 60 80 100 HPの物理ゲート長（nm） SDE の接合深さ（ nm ）

ITRS要求値の推移：SDEの接合深さ

2-2．SDE ITRS’01⇒ITRS’03では 変化無 ITRS'99(150~35nm) ITRS'01(130~32nm) ITRS'05( 80~32nm) 130nm node 100nm node ITRS’03⇒ITRS’05では 接合深さが著しく減少 短時間アニール（msecアニール） の完成度が上がったことによる 接合深さ: Si表面から測って、SDの濃度がwell濃度（例=1e18cm-3, 5e18cm-3）になる深さ

2-2．SDE

msecアニール

Lamp or Laser（照射∼1msec） 100µm ウェーハ表面温度と裏面温度 表面層だけを高温・短時間加熱 Diffusion-lessと高活性化 を実現する技術 P. Timans, MRS2006 spring, C1.1 注：通常のRTAの熱拡散長は数mm∼1cm

2-2．SDE 予備加熱 Laser(λ=10.6µm) Laser(λ=0.81µm) Cap膜 Cap膜 入斜角度制御 (Brewster角) Cap膜 Flash Lamp 非晶質化 ウェハ全面一括加熱 局所加熱＋スキャン 非晶質化 非晶質化 Cap膜 Flash Lamp 非晶質化 パターン依存性（吸収率など）抑制方法

-msecアニール装置

学会発表による

2-2．SDE

ドーピング技術

ITRS2005における45nmのn型トランジスタのSDE接合深さ HP：Xj=6.5nm, LOP：Xj=8.1nm, LSTP：Xj=9.8nm (イオン注入のピーク位置はこの深さの∼1／3) B(11)で100eV以下、BF₂(49)やAs(75)で500eV以下の注入が必要 ・注入装置のスループットの点で非現実的 ・表面状態(化学酸化膜等)に敏感=実効注入量変化 スループット改善技術（品質の要求に応えられるか?） スループット 均一性 多機能性 完成度 イオン注入 ○ ◎ ◎ ◎ B₁₈H₂₂ ◎ ◎ × ×

Cluster Ion Beam ○ △ ○ ×

2-2．SDE

SDE形成のためのその他技術

【現実的な技術】

・オフセット注入

・Ge+C+B, P+Cなどの注入による拡散抑制

【将来技術】

・非晶質化Si層の低温固相成長による高活性化

・熱によらない活性化（例.Electromagnetic Anneal）

・Schottky-SD（SDEをSi層からSilicide層に）

20nm (SD_Xj) 20nm 90nm シリサイド

Si/Silicideコンタクト抵抗+SDシート抵抗

チャネル幅_W=1um で規格化 サイド ウォール R_SD R_C 45nm HP n-FET 2-3．Silicide 100Ωx 55nm/1µm シリサイド起因のリーク抑制：SD層の厚さ＞50nm ⇒中央部分（90nmの真ん中）までの平均的な抵抗≦5Ω ITRS2006のSi-Silicideコンタクト抵抗要求値 4.8Ω-µm2 R_C=4.8/0.09=53Ω≫平均R_SD ヒアリング：NiSiで実現可能

NiSi／Siコンタクト抵抗

コンタクト抵抗（Ω･ µm 2 ） 1 10 100 n+_-type N_D: 2x1020 _cm-3 p+_-type N_A: 1x1020 _cm-3

NiSi NiSi₂ CoSi₂TiSi₂

Siに対するSchottky障壁(eV) 0.67 0.49 0.49 0.61 0.39 - 0.43 0.51

NiSi NiSi₂ CoSi₂TiSi₂ 0.49 名古屋大、酒井先生のご好意による 不純物の界面偏析 P 濃度 (c m -3 ) Si, Ni のイオン強度 (cps) 1018 1019 1020 1021 1022 102 104 106 0 50 100 P Si Ni 表面からの深さ(nm) NiSi n+-Si 2-3．Silicide NiSi/n+Si：界面付近のドーパント偏析により低抵抗化可能

2-3．Silicide 20nm 90nm シリサイド

SDシート抵抗の影響が大きくなるケース

サイド ウォール R_C 45nm HP n-FET SiO₂ RSD SOI構造でシリサイド下のSi膜厚が減ると（極端には無し）R_SDが激増 ⇒電流が流れるSi/Silicide界面がシリサイド端部に集中。

2-4．接合リーク

接合リークの規定

･ Ioff／接合面積から接合リークが規定されている ･ Siの接合リークと比較すると LSTPで4(周辺成分)∼6桁(面成分) HPで8(周辺)∼10桁(面成分) の余裕 但し、 Silicide起因のリーク抑制には Silicide下のSi厚が∼50nm必要 Id(A/um) 1e-12 1e-09 1e-06 1e-03 0 -2 -1 1 2 Vg(V) HP LSTP

2-5．今後

45nm∼32nmの接合技術

HP LSTP HP LSTP 1/2ピッチ (nm) 45 45 36 32 ゲート長 Lg (nm) 18 28 14 20 SDE 接合深さ(nm) 6.5 9.8 5.0 7.0 SD 接合深さ(nm) 19.8 30.8 15.4 22 n-ch SDEシート抵抗(Ω/□) 650 741 593 923 Si-Silicideコンタクト抵抗 (Ω-um2) 4.8 8.1 2.5 5.1 p-ch SDEシート抵抗(Ω/□) 1430 1630 1305 2031 Si-Silicideコンタクト抵抗 (Ω-um2) 10 18 5.5 11 接合リーク(nA/um) 280 0.01 340 0.021 非現実的 Dual Silicide必要 n-ch用候補：ErSi₂ SDEは、オフセット注入で浅接合化を緩和することが現実的. SDE接合深さ10∼15nmでLg：10nm台のFETが実現できる かの検証（シミュレーション）が必要.

2-5．今後

接合技術のBreakthrough

Schottky_SD, SDE部分を SiからSilicideに

-･ SDEの寄生抵抗

：

SDE材料をSiからSilicideにすることで低減

･ Si-Silicideコンタクト抵抗

：

ショットキー障壁を下げる

方法は、SIlicide材料変更,ドーパント偏析, (+ゲート電界)等

･接合リーク

：

Si Deep-SD構造による低減, SOI構造による低減

Q.T.Zhao et al., IWJT2006, p.147 A. Kinoshita et al., VL2005, p.158

まとめ

■

_{ITRS2006 updateの主要な変更点}

High-k/Metal Gate, FDSOIの順延

Stacked DRAM容量：誘電率と材料の整合 ■

_{STRJ活動；接合技術に関する調査報告}

SDEｘｔ.の接合深さは非現実的で、見直しが必要 ドーパントを動かさない活性化への移行が予測される 課題：ドーピングのバラツキが特性ばらつきに直接影響 msecアニール等による高活性化を保つIntegration Si-Silicideコンタクト抵抗は、45nm世代までNiSiで対応可能 Schottky-SD構造にブレークスルーの可能性 （SDE抵抗,Si-Silicideコンタクト抵抗,リーク電流）を一挙解決