ｽﾗｲﾄﾞ ﾀｲﾄﾙなし

A/D変換器と設計の基礎

東京工業大学

目次

• A/D変換器の変換方式

• パイプライン型A/D変換器

• パイプライン型A/D変換器の設計

• A/D変換性能のより詳細な解析

• OPアンプ回路

• 比較器

• サンプル・ホールド回路

A/D変換器の変換方式

・積分型

・逐次比較型

・並列型

ADCの性能と変換方式

10M 1M 100M 1G 10G 10M 1M 100M 1G 10G

Flash

Sub-range

Multi-bit

sigma-delta

Pipeline

ncy (Hz)

積分型ADコンバータ

+

_v

x

₊

S

₁

v

_ref

-v

_in

コンパレータ

v

_x

R

C

v

_ref

-v

_in

v

_ref

-v

_in

v

_in

大

v

_x

がゼロに戻るタイミング

で信号を出す

フェーズⅠ

フェーズⅡ

(

)

T

RC

v

d

RC

v

T

v

T in in x

=

−

−

=

∫

τ

0

)

(

積分型ADCの最新の開発例

いわゆるシングルスロープの参照電圧スイープ型のコラムADC

逐次比較型 ADC

バイナリーサーチのアルゴリズムを用いたものが逐次比較型ADCである。

b₁ b₂ b₃ b₄ b₅ b 6 MSB LSB V_FS Binary search V_in

V

_DAC Vin V_FS 2 1 V_FS 2 1 _V FS 4 1 + V_FS 2 1 _V FS 8 1 + V_FS 2 1 _V FS 8 1 + ₁₆VFS 1 +

S/H

V

_{in Successive-approximation}

resistor and control logic

b

₁

b

₂

b

₃

B

_out

DAC

_V

_ref

V

_DAC

Comparator

・比較的高精度 16bit程度

・低消費電力（OPアンプを使用しない）

・低速（マルチサイクル）

CMP

SA ADCの性能

SA ADCは高分解能から高速まですべての領域で開発が進められている。

FoMは３年間で1/200まで低下した。

実効変換ステップ

変換周波数

消費電力

×

=

FoM

Courtesy Y. Kuramochi

FoM

10 100 1000 fJ /con v .s tep ]

SAR ADC Power vs Sampling Freq.

1 10 100 1000 10000 w e r[ m W ] _14bit 12bit 10-9bit 7-5bit

３年間で FoMは 1/200に減少

1/200

逐次比較型ADコンバータ(１)

サンプルモード

C

2C

C

8C

4C

16C

S

₂

v

_x

=0

参照電圧

サンプリング入力電圧

S

₁

仮想接地

+

+

+

+

+

+

+

v

_out

コンパレータ

逐次比較型ADコンバータ(２)

ホールドモード

コンパレータ

8C

4C

2C

C

C

16C

v

_x

= -v

_in

+

v

_out

S

₁

+

+

+

+

+

+

逐次比較型ADコンバータ(３)

ビット・サイクリング・モード

8C

4C

2C

C

C

16C

S

₁

参照電圧

サンプリング入力電圧

+

+

+

+

+

2

ref

in

x

v

v

v

=

−

+

コンパレータ

+

v

_out

逐次比較型ADCの最新開発例

65fJ/conv. を達成した逐次比較型ADC

あらかじめ参照電圧を重み付けされた容量に保存しておき

V

_QP

, V

_QN

間を比較して極性を変えながら接続することで逐次比較を実現する。

参照電圧の逐次印加が不要なのでセットリングが速く、バッファが要らないので低電力

DD U i REF

2

C

V

Q

=

∑

⋅

VTP INp CU M=2N-1 4 2 1 VQP CSP CSN CTP CTN

J. Craninckx and G. Van der Plas,

“A 65fJ/Conversion-Step 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS,” IEEE ISSCC 20007, Dig. of Tech. Papers, pp.246-247, Feb. 2007.

逐次変換の方法

1.

差動入力信号をC

_sp

, C

_sn

に保存し、V

_QP

, V

_QN

間を比較してMSBを決定する。

2.

MSBの状態に応じて容量128Cuの接続極性を切り替えてC

_sp

, C

_sn

に接続

3.

減少した差動電位を比較してMSB-1 bitを決定、以下繰り返す

Precharge Track Sample VQn Compare c0p c0n Precharge CSP VQP CSN c0n c0p c0p c0n VQN 128CU Pre c ha rge

評価結果

1k 10k 100k 1M 10M 6 7 8 9 Input frequency [Hz] EN O B Fs = 50MS/s P = 725µW

変換周波数20MHzで

ナイキスト周波数まで

7.8bit の有効ビットを達成

20MHzで0.3mW

FoM=65fJ/stepの驚異的な低FoMを達成

FoM=65fJ/stepの驚異的な低FoMを達成

90nm CMOS 1V動作

-570 39 9.4 100 PL 12.1 No No -500 13.8 12.6 4.4 ∆Σ 3.4 Yes Yes -300 50 12 40 CT∆Σ 3.1 Dec. Clock Ref. FoM includes FoM [fJ] P [mW] ENOB Fs [MS/s] Arch. ISSCC06 Paper # -570 39 9.4 100 PL 12.1 No No -500 13.8 12.6 4.4 ∆Σ 3.4 Yes Yes -300 50 12 40 CT∆Σ 3.1 Dec. Clock Ref. FoM includes FoM [fJ] P [mW] ENOB Fs [MS/s] Arch. ISSCC06 Paper #

世界最小の FoMを達成した ADC

断熱充電技術により驚異的な FoM= 4.4fJ/Conv-step. を達成した

M. van Elzakker, Ed van Tujil, P. Geraedts,

D. Schinkel, E. Klumperink, B. Nauta, “A 1.9uW 4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.244-245, Feb. 2008.

Multi-step charging can reduce energy more

2 b eq 2 b eq diss

C

V

2

n

1

n

V

C

2

1

n

E

⋅

⋅

⋅

=

⎟

⎠

⎞

⎜

⎝

⎛

⋅

⋅

⋅

=

Simple SA architecture

Multi-step charging (断熱充電)

+

+

+

得られた性能

驚異的な FoM, 4.4fJ/conv-step. を達成した。

1.9uW, 10bit, 1MSps @ 90nm CMOS

FOM (f

J

/ conver

si

on-st

ep)

1

10

100

1000

This work

FOM (f

J

/ conver

si

on-st

ep)

1

10

100

1000

This work

1.9 E_conversion (pJ/conversion) 8.75 ENOB (bit) 54.4 SNDR (dB) 2.24 INL (LSB) 0.49 DNL (LSB) -61.1 THD (dB) 55.6 SNR (dB) Average 1.9 E_conversion (pJ/conversion) 8.75 ENOB (bit) 54.4 SNDR (dB) 2.24 INL (LSB) 0.49 DNL (LSB) -61.1 THD (dB) 55.6 SNR (dB) Average 現在の平均的なFoM

並列型ADC

DC精度

Ultra-high speed (--2GHz)

Low resolution (<8bit)

Large power consumption

主として比較器のオフセット電圧のばらつき

比較器のオフセット電圧分布

LSB

_{(4mV, 8b, 1Vpp)}

AC精度

・サンプリングジッター

・入力容量による時定数と非線形容量

・クロックと信号のタイミング分布（配線遅延）

・比較器の過渡特性

変換速度

ADCの精度

パイプライン型ADCの基本構成

パイプライン型ADCは ・標本化

・電圧比較（

ADC)

・比較結果に応じたDAC電圧設定

・増幅（通常２倍）

をパイプライン的に行う

1

st

_out

_{2nd out}

-+ + Op amp CMP DAC -+ + Op amp CMP DAC -+ + Op amp

Sample & Hold

1st stage

_{2nd stage}

Cf

Cs

Cf

２つの動作モード

Sample

Amplify (Hold)

容量

C

_f

, C

_s

に前段の出力がサンプリングされる

容量

C

_f

: OPアンプの入出力間に接続される

容量

C

_s

: OPアンプの入力端とDACに接続

DAC：比較器により+/- Vref,0を出力

このときOPアンプは休止していても良い

⎟

⎟

⎠

⎞

⎜

⎜

⎝

⎛

⎭

⎬

⎫

⎩

⎨

⎧

−

+

−

=

2

V

,

0

,

2

V

V

2

V

_{out in} ref ref

DAC -+ + Op amp Cf Cs

V

_in

V

_out

V

_in

V

_out

1bit パイプラインADCの動作

信号を折れ返して転送することにより１ビットずつ変換を行う ２ビット目 １ビット目 -V_ref +V_ref +V_ref +V_ref +V_ref 出力信号 出力信号 -V_ref 0 1 0 1 0 1 _{比較器出力}

V_DAC=+V_ref V_DAC=-V_ref

比較器とOPアンプのオフセット電圧の影響

1bit構成では比較器とOPアンプのオフセット電圧精度が量子化電圧程度要求される。

-V_ref +V_ref -V_ref １ビット目 Ｘ２ 比較器の オフセット電圧 オーバーレンジに より変換値がクリップされる。 -V_ref +V_ref -V_ref +V_ref １ビット目 Ｘ２ オーバーレンジに より変換値がクリップされる。 +V_ref

1bit変換時の比較器オフセットと変換特性

A/D変換特性

１ビット目の入出力特性

-V_ref +V_ref 比較器の オフセット電圧 オーバーレンジに より変換値がクリップされる。 +V_ref -V_ref +Vref 入力信号 変換出力 変換値がクリップ 正常値に戻る

1.5ビット冗長構成

A

B

比較器のオフセットで

切り替わり点はずれる

1.5ビット冗長構成の変換特性

_{利得が正確な場合}

A点とB点は値として

つながる

変換範囲の充分内側で折れ返す特性

比較器のオフセットは

補正可能

-V

_ref

_+V

_ref

+V

_ref

V

_sig

V

_out

+V

_ref

/4

-V

_ref

/4

00 01 10

冗長構成にすることで比較器と増幅器のオフセット電圧は変換特性に影響を与えないようになった。

比較器のオフセット 増幅器のオフセット

A

増幅器のオフセットで

変換特性は上下にシフト

利得が正確な場合

A点とB点は値として

つながる

1.5bit冗長構成のデータ処理

MSB

_LSB

stage1

stage2

stage3

stage4

stage5

1.5bit 1.5bit 1.5bit 1.5bit 2bit

Q₁₁

V

_in Q₁₀ Q₂₁ Q₂₀ Q₃₁ Q₃₀ Q₄₁ Q₄₀ Q₅₁ Q₅₀ D-FF D-FF D-FF D-FF D-FF D-FF D-FF D-FF D-FF D-FF D-FF D-FF D-FF D-FF D-FF 各ステージの 変換値を遅延させて アライメントをとる

各段の２ビット

データを加算する

利得誤差の影響

変換のつながりのイメージ

実線：理想利得（２倍）

波線：利得誤差があるとき（この場合２倍以下）

-V

_ref

_+V

ref

-V

ref

V

_out

_+V

信号が不連続となり変換誤差を生じる ref

V

_sig 変換誤差

-V

_ref

1.5b 構成の変換：正常変換

容量比精度が完全な場合 各段のアナログ信号は +/- 0.5 V_refに集まってくる。

C

_f

=1pF

C

_s

=1pF

容量ミスマッチがあるときの変換

容量比精度が不完全な場合 この場合は利得が２以上 比較器の切替わり部で段差発生

C

_f

=0.9pF

C

_s

=1.0pF

容量ミスマッチがあるときの変換

容量比精度が不完全な場合 この場合は利得が２以下 比較器の切替わり部で段差発生

C

_f

=1.1pF

C

_s

=1pF

パイプライン型ADCの設計

•

スタティックな変換精度

– 容量ミスマッチが支配的

– 不十分なOPアンプ利得

– ステージ間の参照電圧の違い

– スイッチ回路のフィードスルー誤差

– クロストークなどのデジタルノイズ

– ノンオーバラップクロックの不完全性

•

ダイナミックな変換精度

– 標本化回路の歪みや帯域不足

– クロストークなどのデジタルノイズ

•

変換速度

– OPアンプの閉ループでの周波数特性（セットリング時間）

– スイッチ速度

ＯＰアンプのDC利得と誤差

OPアンプの利得が有限であるので利得誤差を生じる

R1 R2 Vin Vout

-+

G

Vi_op

２つの抵抗を流れる電流は等しいので

2 out op _ i 1 op _ i in

R

V

V

R

V

V

−

=

−

OPアンプの利得をGとすると

G

V

V

_out

=

_{i_op}

×

−

これより

⎟

⎟

⎠

⎞

⎜

⎜

⎝

⎛

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

−

−

≈

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

+

−

=

1 2 1 2 1 2 1 2 in out

R

R

1

G

1

1

R

R

R

R

1

G

1

1

1

R

R

V

V

利得誤差は

1.5bit冗長の場合のOPアンプ回路

C

_s

=C

_f

なので通常は

-1倍の利得であるが、C

_f

に入力信号がサンプリングされて残っているので

-2倍

になる。

Sample

Amplify

-+ + Op amp Cf Cs Cp V_DAC Vout

0

q

,

v

C

q

,

v

C

q

_{f f in s s in p} サンプリング時

(

_{DAC io}

)

_f

(

_{out io}

)

_{p p io} s s

'

C

v

v

,

q

'

C

v

v

,

q

'

C

v

q

=

−

_f

=

−

=

増幅時

=

=

=

(

)

(

)

V

=

−

G

⋅

v

利得誤差の影響

利得誤差があるときは容量ミスマッチと異なり、

V

_out

=0の点が不動点になる

+v

_ref

-v

_ref

v

_in

V

_out

δ

₁

δ

₂

+v

_ref

+v

_ref

-v

_ref

-V

_ref

/4

+V

_ref

/4

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

−

≈

δ

=

δ

o pi ref

C

C

G

V

2

2

2 1 N ref ref

V

LSB

V

G

4

2

2

4

25

.

1

⋅

=

<

N

G

>

2 ×

.

5

2

10

6

)

(

dB

> N

+

G

容量ミスマッチ

イマジナリショートが完全と仮定

ゲインステージの容量感度

サンプリング時 増幅時 Op Amp +V_ref -V_ref

C

_s

C

_ｆ

v

_out

G

v_os

v

_DAC -+

(

)

(

_{in os}

)

s s os in f f

v

v

C

q

v

v

C

q

−

=

−

=

(

)

(

_{DAC os}

)

s s os out f f

v

v

C

'

q

v

v

C

'

q

−

=

−

=

(

q

_f

+

q

_s

) (

=

−

q

_f

'

+

q

_s

'

)

−

電荷保存則より

(

)

⎟

⎠

⎞

⎜

⎝

⎛

₋

≅

−

+

=

2

v

v

2

C

v

C

v

C

C

v

DAC in f DAC s in f s out v_osは消えている C_f=C_sの場合

(

in DAC

)

f s f out s out out

v

v

C

C

C

v

C

v

v

=

∂

∆

+

∂

∆

=

_⎜

⎜

⎛

∆

−

∆

⎞

⎟

_⎟

−

∆

容量変化に対する感度

容量ミスマッチ精度 （1bitの場合）

コンパレータポイントでの不連続が誤差となる

-V

_ref

_+V

ref

+V

_ref

-V

_ref

V

_sig

V

_out

δ

V

_sig

MSB=1

δ/2

δ/2

Vin=+/-V

_ref

の値は変化しない

A

B

MSB=0

B

A

フルスケールは2Vrefなので、入力電圧での1LSBは ref ref N ref

V

1

V

2

LSB

1

2

V

2

(

LSB

1

=

⋅

=

＝

入力換算）

初段利得が2倍あることを勘案して 許容誤差をLSB/4とすると

1

C

∆

容量ミスマッチ精度 （1.5bitの場合）

(

in DAC

)

f f s s out v v C C C C v _⎟⎟ − ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ − = ∆ ∆ ∆

(

v

DAC

=

−

V

ref

)

ref 2 1 ref 2 ref 1

V

C

C

V

C

C

4

1

V

C

C

4

3

⎟

⎠

⎞

⎜

⎝

⎛

=

+

=

⎟

⎠

⎞

⎜

⎝

⎛

=

⎟

⎠

⎞

⎜

⎝

⎛

=

∆

δ

δ

δ

∆

δ

∆

δ

v

_in

=+/-v

_ref

, 0 の値は変化しない

+v

_ref

V

_out

v

_in

δ1

δ2

+v

_ref

+v

_ref

-v

_ref

の誤差の場合

LSB

4

1

C

1

∆

C

_f

＝

C

_s

C

_f

≠

C

_s

より、

(

v

_DAC

=

0

)

-V

_ref

/4

+V

_ref

/4

容量ミスマッチ

容量ミスマッチからは分解能が２ビット上がる毎に必要容量は１桁上昇する

高精度

ADCには大きな容量が必要となる

N

C

≥

3

.

6

×

10

−19

2

2 ) ( 4

10

6

)

3

(

pF

C

C

C

₌

×

−

∆

_σ

_{10bit: 0.4pF 0.1pF}

12bit: ４pF 1pF

14bit: 40pF 10pF

モデル化した値

3σ σ

容量値と容量ミスマッチ

3σ σ ただし、_{3σは過剰スペックのようなので、実際はσで設計しても良いかもしれない}

誤差補正

利得誤差があると変換誤差を生じるが、この誤差を計測して引くことにより補正可能である

したがって、容量ミスマッチはあまり考慮しなくてもよくなった。

VIN VOUT Vref DOUT -Vref -Vref/4 Vref/4 IDEAL ACTUAL CAL 0 0 0 1 1 0 VIN 利得誤差が あるときの特性 変換値に 誤差分を加える

ゲインステージの最適化

各段、２倍ずつ増幅しているので、後段ほど精度要求は緩くなる。

したがって、容量値、動作電流をゲインステージに添って

1/2程度で減少させることができる。

Pipe Stage and required spec

Pipe Stage and required spec

Pipe Stage and Required spec

_{Pipe Stage and Required spec}

Is, Capacitance, ,D C gain 、 GB W Current Capacitance DC gain GBW

Stage

C

[pF]

Islew

[mA]

DC gain

[dB]

GBW

[MHz]

1st

3.2

1.6

75.8

416

2nd

1.6

0.76

69.7

378

3rd

0.8

0.39

63.7

340

4th

0.4

0.16

57.7

303

5th

0.103 0.093

51.6

265

ノイズ解析

ノイズも実効分解能を決める重大要素である。

+v_FS/2 -v_FS/2 Op Amp

C

_s

C

_F

v

_in

_G

v_os

v

_DAC -+ Vn Vn Vn

_v

_out

ノイズ

 

量子化ノイズ

トータルノイズ

C

kT

v

v

v

c q nt

:

:

:

2 2 2

∑

∑

∑

+

+

+

=

2

2

2

2

2

_v

_v

_v

_v

v

_nt

_q

_c

_th

量子化ノイズ

量子化ノイズは

A/D変換に伴う不可避なノイズ。

実効量子化ノイズ電圧は量子化電圧

V

_q

の

1/3.5程度に減少する

3

2

V

2

V

3

1

2

V

3

1

v

2

3

V

2

V

2

3

1

2

q

3

1

v

q N ref N ref qn N 2 2 ref 2 1 N ref 2 2 qn

=

=

=

⋅

=

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

=

⎟

⎠

⎞

⎜

⎝

⎛

=

₊

ノイズ量の基準

容量により大半のノイズが決定

ノイズより必要容量を算出

・ノイズ量の算定基準

_{熱雑音を考慮したときの}

_SNR

3

2

V

2

V

3

1

2

V

3

1

v

2

3

V

2

V

2

3

1

2

q

3

1

v

q N ref N ref qn N 2 2 ref 2 1 N ref 2 2 qn

=

=

=

⋅

=

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

=

⎟

⎠

⎞

⎜

⎝

⎛

=

₊

⎪

⎪

⎪

⎭

⎪⎪

⎪

⎬

⎫

⎪

⎪

⎪

⎩

⎪⎪

⎪

⎨

⎧

⎟

⎠

⎞

⎜

⎝

⎛

+

⎟

⎟

⎠

⎞

⎜

⎜

⎝

⎛

2 2

2

1

3

1

2

3

log

10

N ref th

v

v

量子化ノイズ電力と同等→有効ビットに換算して0.5bitの劣化

増幅時の出力ノイズ

C

_f

C

_s

C

_pi

C

_po

1/g

_o g

v

g

m

v

g n

i

o

v

L m n L m o n o o g L o n g m o

_g

_sC

i

sC

g

g

i

v

v

v

,

sC

g

i

v

g

v

+

≈

+

+

=

∴

=

+

+

−

=

β

β

β

o g

v

v

≡

β

フィードバックファクター

これが小さいとノイズが増加し

応答速度が遅くなる

(

) (

)

(

) (

)

(

)

4

a

1

df

f

2

a

1

C

3

kT

n

2

df

C

g

i

v

kTg

3

8

n

i

,

C

g

i

Hz

/

v

0 2 2 L 0 2 L 2 m 2 n 2 no m 2 n 2 L 2 m 2 n 2 no

∫

∫

∞ ∞

=

+

⋅

⋅

=

+

=

∴

⋅

⋅

=

+

=

π

β

γ

ω

β

γ

ω

β

Q

n=2: Cascode n=3: Folded Cascode

パイプライン全体のノイズ

熱雑音は信号系の容量とフィードバックファクター、回路形式で決まる。

-+ + Op amp -+ + Op amp -+ + Op amp

V

₀

V

₁

V

₂ C kT v2 no ≈ 2 1 ni 2 ni L L

v

2

v

2

C

C

−

⋅

=

→

→

β

β

V

₀

:

L nt

C

nkT

C

kT

v

β

γ

+

=

3

2

2

2

C

kT

C

3

kT

n

2

v

L 2 1 n

+

⋅

⋅

=

β

γ

2 1 n 2 2 n

2

v

v

=

V

₁

:

V

₂

:

入力換算のトータルノイズは

ノイズから求めた分解能と必要容量

kT/Cノイズからは分解能が２ビット上がる毎に必要容量は１桁上昇する

V

_ref

＝

1.0Vとすると、

10bit: 0.1pF

12bit: 2pF

14bit: 30pF

V

_ref

＝

2.0Vとすると、

10bit: 0.025pF

12bit: 0.5pF

14bit: 8pF

参照電圧の

2乗に反比例

2 N

2

⎞

⎛

変換周波数

閉ループでのステップ応答で変換周波数が決まる

-+ + Op amp Cf Cs Cp Vout VDAC Cf/2 Cs/2 Vn 1 m in

g

v ⋅

in

v

v

out out

r

C

C

C

2

C

C

_p

≈

+

閉ループの周波数帯域 out 1 m

r

g

ドミナントポール 出力電圧 ⎟⎟_⎠ ⎞ ⎜ ⎜ ⎝ ⎛ − = −τ t in out 2V 1 e V

変換周波数

変換周波数は閉ループバンド幅と分解能で決まる

close close

GBW

=

ω

π

=

τ

1

2

1

τ −

=

δ

=

δ

ss t ref

e

V

4

2

2 1

4

2

2

2

2

2 1

⋅

<

=

δ

+

δ

− _τ N ref t ref

_e

V

V

ss

N

t

_ss

7

.

0

<

τ

c ss

f

t

3

1

=

N

f

N

GBW

f

Nf

N

f

GBW

c close close c c c close

1

.

2

3

,

3

2

7

.

0

3

>

ω

<

≈

π

⋅

>

+v

_ref

-v

_ref

v

_in

V

_out

δ

₁

δ

₂

+v

_ref

+v

_ref

-v

_ref

-V

_ref

/4

+V

_ref

/4

L m close L m close

C

g

GBW

C

g

π

β

=

β

=

ω

2

M5 Vbp2 Vbp1 Voutn Voutp Vbn1 Vbn2 Vdd Vinp Vinn Vbp1

ADCの性能モデルの構築

微細化

M5 Vbp2 Vbp1 Voutn Voutp Vbn1 Vbn2 Vdd Vinp Vinn Vbp1

V

sig

:

大

V

_sig

:

小

微細化により

・寄生容量・・・

減

・信号振幅・・・

減

・信号容量・・・

大

V

C

SNR

2 sig L

∝

ref dd sig

V

4

V

V

=

−

V

_sig

が小さくなっても

同じＳＮＲを得るためには

信号容量を増やす。

微細化により寄生容量は減るが信号容量は大きくなる。

微細化とADC性能の関係を明確できるような性能モデルを構築する

信号容量 寄生容量 寄生容量 寄生容量 寄生容量 寄生容量 信号容量 寄生容量

GBW

_{_close}

の算出

単位変換回路の

GBW

単位変換回路の等価回路

Cf Cs Cpi gm 2 Cpo RL COL 1 1 p s ω + オペアンプ

次段の帰還容量の和

帰還容量

ス

トランスコンダクタン

入力部トランジスタの

:

:

,

:

f s m

C

C

C

g

β

π

_L m close _

₂

_C

g

GBW

=

pi s f f

C

C

C

C

+

+

=

β

(

)

pi s f pi s f oL po L

C

C

C

C

C

C

C

C

C

+

+

+

+

+

=

2

f s oL

C

C

C

=

+

クローズドループにおける

GBW

_{_close}

は

βは帰還係数、

C

_L

は実効負荷容量を表し、

oL f s o

C

C

C

C

次段の帰還容量を1/2ずつ減ずると仮定すると、

=

=

=

これより、

GBW

_{_close}

の推定

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

=

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

=

o ds pi o ds po o ds pi eff o ds o pi o po o pi o m close _

C

I

1

C

I

1

C

I

2

1

V

C

I

C

C

1

C

C

1

C

C

2

1

C

2

g

GBW

α

α

α

π

π

電流

I

ds

で規格化した寄生容量

C ,

pi

C

po

をもとに

GBW

_close

を推定する。

eff ds m

V

I

2

g =

_C

_pi

=

α

_pi

_I

_ds

_,



_C

_po

=

α

_po

_I

_ds 100 1000 0.1 1.0 10.0 Ids[mA] GBW_clo se[MHz] _{・0.18μmプロセス} ・PMOS入力 ・N=10bit ・Vsig=0.5V ・CO=0.7pF

計算値とシミュレーション結果の比較

α

_pi

,α

_po

はデザインルールに依存

C

_o

は熱雑音などを考慮して、

理論値と

Sim結果は5%以内で一致

（入力の寄生容量C

_gd

の

ミラー効果を２倍として計算）

2 sig N 19 o

V

2

10

66

.

1

C

_⎟

⎟

⎠

⎞

⎜

⎜

⎝

⎛

×

≥

−

アナログにおけるトランジスタの微細化

アナログにおいて微細化とは同一g

_m

（=電流）において容量と面積が減少することである。

微細化

D

一定条件

G

S

B

gd

C

C

_db gs

C

C

_sb db

C

ds

I

D

I

ds G S B gd C C_db gs C C_sb db C eff ds m

V

I

2

g =

μ

C

V

2

I

ds

L

2

W =

寄生容量が低下

f

_T

が上昇

100 1000

C

_gd

C

_gs T

[GHz]

μ

m/mA]

W

_V

eff

=0.175Vとした時の値

0.35μm∼90nmプロセスの

トランジスタパラメータのデザインルール依存

代表的プロセスでの

MOSのキャラクタライズ

V

_eff

=0.175V

(a)W

_N

,W

_P

[μm/mA],V

_{A_N}

, V

_{A_P}

[V]

_(b)C

pi_N

, C

pi_P,

C

po

[fF/mA],ω

p2_N

,ω

p2_P

[GHz]

ルール

C

_{pi_N}

C

_{pi_P}

C

_po

ω

_{p2_N}

ω

_{p2_P}

90nm

23.7

93.4

94.5

9.35

15.4

0.13μm

65.5

249

168

7.7

10.3

0.18μm

115

475

340

2.06

4.7

0.25μm

236

662

832

0.83

1.7

0.35μm

303

1034

892

0.54

1.7

ルール

W

_N

W

_P

V

_{A_N}

V

_{A_P}

90nm

24.3

74.9

0.82

0.69

0.13μm

37.5

147

0.82

0.64

0.18μm

54.8

219

0.99

0.93

0.25μm

116.0

396

0.78

0.97

0.35μm

162.0

603

1.01

0.86

ADCの変換周波数の推定

帰還容量C_oよりも寄生容量C_pi,C_poが小さい時は電流に比例して変換周波数f_cは増加する。 C_oよりもC_pi,C_poのどちらかが大きくなるとf_cは飽和し、さらにC_pi,C_po共にC_oより大きくなるとf_cは電流に反比例する。

において

π

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+

=

o pi o po o pi o m close

C

C

C

C

C

C

C

g

GBW

1

1

2

1

2

_ N GBW f_c < 3 _close

信号振幅1Vpp固定 8bit

①C_o≫C_po,C_piのとき

に比例）

（

・

π

ds eff o ds close



I

V

C

I

GBW

3

1

_

≈

より、

ds o po ds i pi eff ds m

C

I

C

I

V

I

g

=

2

,

=

α

,

=

α

②C_pi<C_o＜C_poのとき

1

1

ADCの変換周波数の推定

信号振幅の最適化

eff dd sig

V

V

V

=

−

4

各デザインルールの電源電圧V

_dd

に合わせて信号振幅を最大化する。

信号振幅を大きくすることでC

_o

を小さくし、GBW

_{_close}

を大きくする。

V

_eff

=0.175とした時のV

_sig

の最適値

90nm 0.13μm 0.18μm 0.25μm 0.35μm 2 sig N 19 o

V

2

10

66

.

1

C

_⎟

⎟

⎠

⎞

⎜

⎜

⎝

⎛

×

≥

− 0.001 0.01 0.1 1 10 100 1000 0.1 0.5 0.05 C o [pF] 8bit 10bit 12bit 14bit M5 Vbp2 Vbp1 Voutn Voutp Vbn1 Vbn2 Vdd Vinp Vinn Vbp1 eff

V

eff

V

ADCの変換周波数の推定 PMOS

低分解能では微細化、高分解能では緩いプロセスが有利。

1 10 100 100 1000 1 10 100 1000 0.01 0.1 1 10 Ids[mA] fc [M H z] 90nm 0.13μm 0.18μm 0.25μm 0.35μm

10bit

信号振幅の最適化

1 10 100 1000 0.01 0.1 1 10 Ids[mA] fc [M Hz ] 90nm 0.13μm 0.18μm 0.25μm 0.35μm

８bit

NMOS,PMOS入力の違い

GBW

_{_close}

はω

_p2

の影響を考慮しなければならない。

NMOS,PMOS入力両方の検討が必要

NMOS入力

PMOS入力

・入力寄生容量C

_pi

が小さい

・ω

_p2

が低い

・入力寄生容量C

_pi

が大きい

・ω

_p2

が高い

M1 Vdd M5 M6 M4 M3 M8 M7 M10 M9 M2 Vbn1 Vbn2 Vbn1 Vinn Vinp Voutp Voutn Vbp1(CMFB) Vbp2 M11 M1 M2 Vbp1 Vinn Vinp Vdd M5 M6 M4 M3 M8 M7 M10 M9 Vbn2 Vbn1 Voutp Voutn Vbp1(CMFB) Vbp2

X

X

各デザインルールにおける第2ポールの比較

NMOS,PMOS入力の違い

NMOS入力の方が変換周波数が高い

ただし、

NMOS入力は位相マージンが下がるが、閉ループはぎりぎり安定である。

1000

GBW

_c lo se

[MHz]

NMOS入力

PMOS入力

ADCの変換周波数の推定 NMOS

0.01 0.1 1 10 100 fc [M H z] 1 10 100 1000 fc [M H z] 1 10 100 1000 10000 0.01 0.1 1 10 Ids[mA] fc [M H z] 90nm 0.13μm 0.18μm 0.25μm 0.35μm 1 10 100 1000 10000 0.01 0.1 1 10 Ids[mA] fc [M H z] 90nm 0.13μm 0.18μm 0.25μm 0.35μm

10bit

８bit

NMOS入力の方が変換周波数が高い

動作エネルギー

1MHzあたりの消費電力を推定すると、寄生容量の効果が現れるまでは消

費電力と変換周波数は比例し、電流が増加すると、電流増大によるサイズ

増大で寄生容量効果が現れ、動作エネルギーは増大する。

0.1

1

10

100

P

d

/f

c

[m

W

/MH

z]

90nm

0.13µm

0.18µm

0.25µm

0.35µm

V

_eff

を可変にしたときのADC性能

V

_eff

を可変にする。動作電流により変換周波数を最大にするV

_eff

がある

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

α

+

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

α

+

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

α

+

=

o ds pi o ds po o ds pi eff o ds close

C

I

C

I

C

I

V

C

I

GBW

'

1

'

1

'

2

1

'

'

_

π

・プロセス

_{・電源電圧}

_V

0.18μm

dd

＝

1.8 V

・分解能

_{N＝12 bit}

f

c

[MHz]

V

eff

[V]

V

_eff

を可変にしたときのADC性能

90nmプロセスではV

_eff

の最適化の効果が大きい。

低分解能ではV

_eff

を大きめにしてトランジスタの寄生容量の効果を抑えたほうが良い。

[MHz]

f

[MHz]

c

8bit

10bit

0.18μm（青）

と

90nm（赤）

の比較

ﾌｫｰﾙﾃﾞｨｯﾄﾞｶｽｺｰﾄﾞ型OPｱﾝﾌﾟ

NMOS入力

通常

_{NMOS入力型が高速、低電力に有利である。}

PMOS入力

入力容量が_{PMOS入力の1/３倍程度} →βが高く、閉ループでの帯域が高い カスコードだけでは低電圧で_40dB 程度しか利得が取れない →ゲインブースト回路で利得を稼ぐ 入力容量がNMOS入力の３倍程度 →βが下がり、閉ループでの帯域が低下 第２ポールが高く、位相余裕が大きい 第２ポールが低く、位相余裕が小さい v out-v_out+ v out-v_out+ v_out+ 2Veff=0.35V∼0.4V 入力容量が大きい 出力振幅 Vdd-4Veff =Vdd-0.7V

スーパーカスコード型OPアンプ

スーパーカスコード型

OPアンプはフォールディドカスコード型に比べて

低消費電力（半分程度）で位相余裕も大きく、高速動作が可能である。

ただし、出力振幅が小さくなり、入力側のコモンモード設定が厳しい。

V_dd Vdd-5Veff =Vdd-1.0V 出力振幅 2V_eff=0.35V∼0.4V 入力側は殆ど余裕が無い 反転入力なので入力振幅 はあまり取らなくてもよい V +2V

コモンモードフィードバック回路

（スイッチドキャパシタ型）

１）OPアンプを増幅器として動作させる期間

動作

M

₁

C

_1a

C

_1b

I

_out

V

_cm

v

out-v

_out+

S

₁

S

₂

S

M

₂

V

bc

C

_2a

C

_2b

S

₄

I

_ss スイッチS₃をM₁側に倒す、S₁, S₃をV_com側に倒す。 容量C_2a, C_2bに以下の電圧が貯まる。 bc cm c C

V

V

V

V

b a

=

2

=

−

2 2）OPアンプを増幅器として動作させない期間 スイッチS₃をM₂側に倒し、S₁, S₃をV_out側に倒す。 このとき通常はS4を設けてS4を閉じる。 V_out端子とM₂のゲートには容量C_1b, C_1bを通じてコモン モードフィードバックがかかっている。 容量C_2a, C_2bから容量C_1a, C_1bに向かって電荷が転送さ れて、何サイクルか繰り返すと出力のコモン電圧は

入出力のコモン電圧制御

入出力のコモン電圧制御

Cf Cs Vcom_out _{Vcom_in} Vsig

2V

_eff GND V_dd

3V

_eff

V

_T

+2V

_eff 信号振幅 入力コモン電圧 反転増幅なので入力端 は殆ど振れない 出力コモン電圧

サンプル時

(

)

(

sig com_out com_in

)

s in _ com out _ com sig f V V V C Q V V V C Q − + = − + =

(

)

(

out com_in

)

f

'

C

V

V

Q

=

−

利得が高く、仮想接地が理想的な場合

増幅時

入出力コモンモード電圧を適切に設定するとスーパーカスコード増幅器を用いることができる

CMOS基本アンプの極と安定性

OPアンプの帯域は安定性を考慮すると第２ポールで決まる。

１段アンプではカスコード段で決定される。

)

C

C

C

(

)

g

/

g

(

g

g

L C 2 s 2 m 02 1 o 3 o 1 p

₊

₊

+

≅

ω

1 2 2 s m p

_C

g

≅

ω

)

(

₂ 1 L C s m u

C

C

C

g

+

+

≅

ω

C 2 m 02 1 o 1 p

_C

)

g

/

g

(

g

≅

ω

1 m u

_C

g

≅

ω

オペアンプの設計（DC特性）

出力トランジスタの

_V

_ds

が小さい場合は（信号振幅が大きいとき）利得が下がり

誤差を発生するので要注意

入出力特性 Trモデル SS 5.00E-01 7.50E-01 1.00E+00 1.25E+00 1.50E+00 1.75E+00 2.00E+00 2.25E+00 2.50E+00

-1.0E-04 -5.0E-05 0.0E+00 5.0E-05 1.0E-04 入力[V] 出力[ V ] 50 55 60 65 70 75 80 85 90 95 Ga in [d B ] 信号振幅

V

_A

のプロセス依存性 NMOS

V

_ds

=V

_eff

のポイントではデザインルールに依らずV

_A

=1.0Vとなる。

したがって低電圧設計ではトランジスタ１つあたり10倍(20dB)にしかならない。

V

_ds

を増加させると基本的にデザインルールが緩いほどV

_A

が高くなり利得が大きくなる

V

_eff

＝0.2

0

1

2

3

4

5

6

7

VA[V]

eff A ds m ds ds A

V

V

2

g

g

G

g

I

V

=

=

≈

ゲインブースト型オペアンプの解析

Vbp1(CMFB) Vin-Vin+ Vdd Vout+ Vout-Vbp1 Vbp1 Vdd Vdd Vdd Vdd

PMOS側ブーストアンプ

高分解能においては高いDCゲインが必要

10

6

)

(

0

dB

> N

+

G

※

90nmではメインアンプ単体で

35∼40dB程度しか出ない

N,PMOS側それぞれにゲインブーストアンプを用いて

出力抵抗を上げてゲインを増す。

ds

I

ゲイン周波数特性の概略

(log)

Gain

)

(s

A

_add

)

(s

A

_org

(

1

(

0

)

)

(

0

)

)

0

(

_{add org} tot

A

A

A

≈

+

Gain enhancement

は劣化しない

であれば

GBW

_ 1 _ 1 add p tot p

ω

ω

>

)

(s

A

_tot

ブーストアンプ

ゲイン

出力抵抗周波数特性の概略

(

_add

)

_{out org}

out

A

s

R

R

=

1

+

(

)

_{_}

(log)

pedance

Im

)

(s

A

_add org out

R

_{_} L

sC

1

tot

Z

ゲインブーストアンプのユニティゲイン周波数で

pole-zero(doublet)が発生

pole-zero

doublet

p _

ω

doublet z _

ω

f特では殆ど分からない （応答特性で分かる）

Pole-zero (doublet)の問題点

pole-zero（doublet)が存在するとセトリングが遅くなる。

ユニティゲインバッファのステップ応答（

slewing period以降）

(

)

(

)

_⎟

⎟

⎠

⎞

⎜

⎜

⎝

⎛

−

−

+

−

−

≈

V

t

t

t

V

_{z doublet} tot u doublet z doublet p tot u in out _ _ _ _ _

exp

exp

1

)

(

ω

ω

ω

ω

ω

1次のオペアンプ応答

pole-zero による応答

1次の応答

in

V

in tot u doublet z doublet p

V

⎟

⎟

⎠

⎞

⎜

⎜

⎝

⎛

−

+

_ _ _

1

ω

ω

ω

pole-zeroの効果の抑制

β＜１の時

(

)

(

)

_⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

ω

−

βω

ω

−

ω

+

βω

−

−

β

≈

V

t

t

t

V

_{z doublet} tot u doublet z doublet p tot u in out _ _ _ _ _

exp

exp

1

)

(

)

(s

A

_add

β

1

(log)

Gain

add u doublet z_

ω

_

ω

≈

ω

フィードバック係数

:

β

tot p doublet z tot u_

<

ω

_

<

ω

2_

βω

zeroの方が収束が速くなる。

(

₁

₁

_.

₅

)

に設定

_ _

=

γβω

≤

γ

≤

ω

_{u add u tot}

zeroを形成

セトリング特性

0.000

0.200

0.400

0.600

0.800

1.000

1.200

0

0.5

1

1.5

2

2.5

3

Vo

ltage[V]

0.992

0.994

0.996

0.998

1.000

1.002

1.004

1

1.5

2

2.5

3

Vo

ltage[

V]

許容誤差範囲 ±

1/4LSB

2.1ns

1.85ns

1.45ns

セトリング特性に劣化無くゲインブーストが可能

(

電力増加

20

％程度）

分解能

10bit、0.18μmプロセス、160MHｚ動作見込み（半周期3.125ns）

比較器回路

比較器はダイナミック回路で構成され、定常電流が流れないようにすることができる。

GND VDD OUTp OUTn INp INn Comp CLK CLK INP SP SN INN FN FP

V. Giannini, P. Nuzzo, V. Chironi, A.

Baschirotto, G. van der Plas, and J. Craninckx, “An 820uW 9b 40MS/s Noise Tolerant

Dynamic-SAR ADC in 90nm Digital CMOS,” IEEE ISSCC 2008, Dig. of Tech. Papers, pp.238-239, Feb. 2008.

Dynamic comparators use the fast voltage fall

depended on input voltage difference

Fast voltage fall

M. van Elzakker, Ed van Tujil, P. Geraedts, D. Schinkel, E. Klumperink, B.Nauta, “A 1.9uW

V

_T

mismatch

V

_T

ミスマッチを小さくするには大きなトランジスタサイズが必要

微細化により同一面積では

V

_T

ミスマッチは減少する。

1 10 100 δVT LW( ) 0 δVT LW( ) 1 δVT LW( ) 2

LW

T

V

T

∝

ox

∆

0.4um Nch

)

mV

(

V

_T

∆

₍

₎

LW

T

V

OX T 2 2

_∝

∆

オフセット電圧補償

容量を用いることでオフセット電圧補償を行うことができる。

CLK Latch Vin1 Vin2 A Vout + -+ Va Vo

高利得型

(

)

os a o a o os a

V

A

A

V

V

V

V

)

A

(

V

V

+

=

=

=

−

−

= ∴

1

A

V

C

Q

A

V

V

os _ in os

+

+

osl

+

=

∆

1

Offset cancel at input nodes

Latch Vin1 Vin2 Vout A + -+

低利得型

A

V

C

Q

V

os _ in

=

∆

+

osl