メモリの選択、外部メモリ・インタフェース・ハンドブック、Volume 2、第1章

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EMI_DG_001-5.0

© 2012 年 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying

ISO 9001:2008 Registered この章では、強みと弱みに基づいて高速メモリの選択基準の一部について、そしてこれらのメモリとインタフェース可能な様々な Altera®_{FPGA デバイスについて説明し} ます。また、この章では、メモリ・コンポーネントの機能を説明し、これらのメモリが使用されているいくつかの一般的なアプリケーションを提供します。アルテラの IP は、メモリでサポートされるすべての機能をサポートする場合と、サポートしない場合があります。 f アルテラの FPGA でサポートされる最大パフォーマンスについて詳しくは、アルテラのウエブサイトの「外部メモリ・インタフェース・スペック・エスティメーター」を参照してください。

メモリの概要

システム・アーキテクトは、アーキテクチャ、アルゴリズム、および使用可能なコンポーネントの機能の範囲という高パフォーマンスのシステム・アプリケーションで複雑な多くの問題を解決する必要があります。一般的に、システム性能のボトルネックと課題がそのメモリ・アーキテクチャ内に存在するので、これらのアプリケーションの基本的な問題の一つはメモリです。外部メモリにより高い速度が必要になるので、シグナル・インテグリティは困難になります。新しいデバイスは、この問題を回避するためにいくつかの機能を追加しました。アルテラの FPGA は、専用の I/O 回路、様々な I/O 規格のサポート、および専用の IP (Intellectual Property) と共にこれらの進歩をサポートします。外部メモリ・デバイスを選択すると、以下の要素を考慮する必要があります。 ■ 帯域幅およびスピード ■ コスト ■ データ・ストレージのサイズと容量 ■ レイテンシ ■ 消費電力単一のメモリ・タイプはすべての領域に優れることはできないため、システム・アーキテクトは、デザインに適切なバランスを決定する必要があります。 6? 2012? EMI_DG_001-5.0

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表 1–1 に、高速メモリとその特性の 2 つの一般的なタイプを示します。

DDR、DDR2、および DDR3 SDRAM

この項では、DDR、DDR2、および DDR2 SDRAM の機能について説明し、比較します。

DDR SDRAM

DDR SDRAM は、クロック・サイクルあたりの 2 回のデータ転送を持つ 2n のプリフェッチ・アーキテクチャです。リードおよびライトの動作では、データ・ピン DQ のグループに関連付けられているシングル・エンド・ストローブ DQS を使用します。 DQS と DQ はどちらも双方向ポートです。アドレス・ポートは、リードおよびライトの動作で共有されます。 表 1‒1. DRAM および SRAM の違い メモリ・ タイプ 説明 帯域幅と スピード コスト データ・ス トレージの サイズと容 量 消費電力 レイテンシ DRAM コンデンサと単一のトランジスタで構成されたダイナミック・ランダム・アクセス・メモリ (DRAM) セルです。DRAM メモリは、データを保持するために定期的にリフレッシュされる必要があります。その結果、全体的な効率性は低くなり、コントローラはより複雑になります。一般に、ビットと容量あたりのコストが重要な場合には DRAM を選択します。DRAM はメイン・メモリに広く使用されています。低帯域幅はスピードを低下させます。低コスト高い高消費電力高レイテンシ SRAM 6 つのトランジスタで構成されたスタティック・ランダム・アクセス・メモリ（SRAM）セルです。トランジスタは電源を切らない限りデータを保持続けるため、 SRAM はリフレッシュされる必要はありません。一般に、スピードが容量よりも重要な場合に SRAM を選択します。SRAM はキャッシュ・メモリに広く使用されています。高帯域幅は、スピードを加速させます。高コスト低い低消費電力低レイテンシ

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デスクトップ・コンピューティング市場は、主流のコモディティ製品としてダブル・データ・レート（DDR）SDRAM を位置づけています。これにより、このメモリが非常に低コストであることを意味します。また、DDR SDRAM は高密度と低消費電力です。他の高速メモリと比較して、DDR SDRAM はより高いレイテンシがあります。バス・サイクルは長く、より複雑になりますが、ピン・カウントを減少できる（コストを最小限に抑える）多重アドレス・バスがあります。

DDR2 SDRAM

DDR2 SDRAM は、DDR SDRAM 規格の第 2 世代です。これは、クロック・サイクルあたりの 2 回のデータ転送を持つ 4n のプリフェッチ・アーキテクチャ（内部でメモリは半分のインタフェース周波数で動作）です。リードおよびライトの動作では、データ・ピンのグループの DQ に関連付けられているシングル・エンド・ストローブ DQS または差動ストローブ DQSn を使用することができます。DQS、DQSn、および DQ は双方向ポートです。アドレス・ポートはリードおよびライトの動作で共有されます。 DDR2 SDRAM は、より高いクロック速度にに起因する帯域幅の増加、On-Die Termination の DIMM 上のシグナル・インテグリティの改善、および電力を削減する低電源電圧などの追加機能が含まれています。

DDR3 SDRAM

DDR3 SDRAM は、SDRAM の最新世代です。DDR3 SDRAM は内部的に 8 バンクの DRAM として構成され、それが高速動作を達成するために 8n のプリフェッチ・アーキテクチャを使用します。8n のプリフェッチ・アーキテクチャは、I/O ピンでのクロック・サイクルごとに 2 つのデータ・ワードを転送するインタフェースと組み合わされます。シングルのリードおよびライト動作には、内部 DRAM コアのシングル 8n ビット幅、4 つのクロックのデータ転送、および I/O ピンで 2 に対応する n ビット幅、半クロック・サイクルのデータ転送で構成されます。DDR3 SDRAM は、DIMM、 SODIMM、および RDIMM などのコンポーネントとモジュールとして用意されます。 DDR3 SDRAM は、システム電源の保存、システム性能をさらに高めること、低消費電力、優れた最大スループットの達成、およびフライ・バイとダイナミック On-Die Termination でのシグナル・インテグリティの向上により非常に効果的です。 DDR3 SDRAM へのライト動作とリード動作は、バースト動作に対応しています。動作は、アクティブ・コマンドの登録から開始して、次にリードまたはライト・コマンドで続きます。アクティブ・コマンドと一致するレジスタされたアドレス・ビットは、アクティブにするバンクおよびロウを選択します。BA0 ～ BA2 はバンクを選択し、 A0 ～ A15 はロウを選択します。リードまたはライト・コマンドと一致するレジスタされたアドレス・ビットは、バースト動作開始カラムの位置を選択し、オート・プリチャージ・コマンドが発行されること（A10 経由）を決定します。また、モード・レジスタで有効になっている場合、このレジスタされたアドレス・ビットは、実行時（A12 経由）に 4 モードのバースト・チョップ（BC）または 8 モードのバースト・レングス（BL）を選択します。通常の動作の前に、DDR3 SDRAM は電源投入されなければならず、事前に定義された方法で初期化されます。差動ストローブの DQS および DQSn は、DDR3 SDRAM に要求され、リードおよびライトの動作でデータ・ピンのグループ、DQ、が関連付けられています。DQS、DQSn、および DQ ポートは双方向です。アドレス・ポートは、リードおよびライトの動作で共有されます。リードおよびライトの動作がバーストで送信されます。DDR3 SDRAM は 4 モードの BC と 8 モードの BL をサポートします。

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1 DDR3 SDRAM 高性能コントローラは、メモリ・インタフェースのハーフ・レートで動作するローカル・インタフェースのみサポートします。

f 詳細については、それぞれの DDR、DDR2、および DDR3 SDRAM のデータシートを参

照してください。

f DDR2 および DDR3 SDRAM IP のパラメータ化について詳しくは、「Implementing and

Parameterizing Memory IP」の章を参照してください。

DDR、DDR2、および DDR3 SDRAM の比較

表 1–2 には、DDR、DDR2、および DDR3 SDRAM の機能を比較します。

表 1‒2. DDR、DDR2、および DDR3 SDRAM の機能 ( その１ )

機能 DDR SDRAM DDR2 SDRAM DDR3 SDRAM DDR3 SDRAM の利点

電圧 2.5 V 1.8 V 1.5 V 17% の DDR または DDR2 からメモリ・システム電力の要求が減少します。集積度 64 M バイト～ 1G バイト 256 M バイト～ 4 G バイト 512 M バイト～ 8 G バイト高集積のコンポーネントはメモリ・サブシステムを簡素化します。内部バンク 4 （ロウとカラムの個定数） 4 および 8 8 高いページ・ツー・ヒットの比率および優れた最大スループットがあります。バンク・インタリービング — バンク・インタリービングが使用可能バンク・インタリービングが使用可能同時動作に非常に有効であるとタイミング・オーバーヘッドを隠すことができます。プリフェッチ 2 4 8 低いメモリ・コアのスピードで、動作周波数が高くなり、消費電力が低くなります。スピード 100 to 200 MHz 200 to 533 MHz 300 ～ 1,066 MHz データ・レートの向上。最大周波数 DQ ピンあたりの 200 MHz または 400 Mbps DQ ピンあたりの 533 MHz または1,066 Mbps DQ ピンあたりの 1,066 MHz または 2,133 Mbps データ・レートの向上。リード・レイテンシ 2、2.5、3 クロック 3、4、5 クロック 5、6、7、8、9、10、および 11 ハーフ・クロックの設定を排除することで、8n のプリフェッチ・アーキテクチャを可能にします。付加レイテンシ (1) — 0、1、2、3、4 0、CL1、または CL2 コマンド効率を向上させます。ライト・レイテンシ 1 クロックリード・レイテンシ – 1 5、6、7、または 8 コマンド効率を向上させます。 CAS レイテンシ 2、2.5、3 2、3、4、5 5、6、7、8、9、10 コマンド効率を向上させます。バースト・レングス 2、4、8 4、8 8 コマンド効率を向上させます。終端 PCB、VTTへのディスクリート VTTへのディスクリートまたは ODT VTTへのディスクリートまたは ODT 並列終端。インピーダンス出力を制御します。シグナリングの向上、PCB レイアウトの容易、システム・コストの削減。

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QDR、QDR II、および QDR II+ SRAM

QDR（Quad Data Rate）SRAM は、ダブル・データ・レートで同時に実行する独立のリードおよびライト・ポートがあります。アドレス・バスがまだ共有されていても、 QDR SRAM は、トゥルー・デュアル・ポートです。これによって、メモリの有意に広帯域幅を与え、単一の双方向データ・バスを使用するときに発生する競合の問題がなく、バック・ツー・バックのトランザクションができます。ライトおよびリード動作は、アドレス・ポートを共有します。 QDR II SRAM デバイスは、×8、×9、 ×18、および ×36 のデータ・バス幅構成で使用できます。QDR II+ SRAM デバイスは、×9、 ×18、および ×36 のデータ・バス幅構成で使用できます。ライト動作とリード動作は、バースト動作に対応しています。 QDR II SRAM のすべてのデータ・バス幅構成は、2 および 4 のバースト・レングスをサポートします。QDR II+ SRAM は、バースト・レングスの 4 のみサポートします。 QDR II デバイスの Burst-of-two および Burst-of-four、および QDR II+ SRAM デバイスの Burst-of-four では、いずれのクロック速度でも総帯域幅は同じになります。

メモリ・デバイスによって異なり、QDR II SRAM デバイスのリード・レイテンシは 1.5 クロック・サイクルですが、QDR II+ SRAM デバイスでは 2 または 2.5 クロック・サイクルです。QDR II+ および Burst-of-four の QDR II SRAM デバイスでは、ライト・コマンドおよびアドレスはクロックの立ち上がりエッジでクロックされ、ライト・レイテンシは 1 クロック・サイクルです。Burst-of-two の QDR II SRAM デバイスでは、ライト・コマンドはクロックの立ち上がりエッジでクロックされ、ライト・アドレスはクロックの立ち下がりエッジでクロックされます。したがって、ライト・データがライト・コマンドと同時に出力されるためライト・レイテンシは 0 です。 ODT — すべての DQ、 DM、および DQS と DQSn 信号の 50Ω、 75_{Ω、または} 150 Ω の ODT 信号のオプションすべての DQ、DM、および DQS と DQSn 信号の RZQ/2Ω、 RZQ/4Ω、または RZQ/6 Ω の並列 ODT オプション DDR3 は外部抵抗 RZQ 信号終端でキャリブレーションされた並列 ODT をサポートします。また、DDR3 はダイナミック ODT もサポートします。データ・ストローブシングル・エンド差動またはシングル・エンド差動でなけばならないタイミング・マージンを向上させます。クロック、アドレス、およびコマンド（CAC）レイアウトバランスのとれたツリーバランスのとれたツリーシリーズまたはデイジー・チェイン DDR3 SDRAM のリードおよびライト・レべリング機能は簡略化された PCB および DIMM レイアウトが可能になります。レべリング・オプションなしの DDR3 を使用することによって、オプションでバランスとれたツリーを使用することができます。 表 1‒2 の注： (1) アルテラの DDR および DDR2 SDRAM 高性能コントローラは付加レイテンシをサポートしませんが、高性能コントローラ II は付加レイテンシをサポートします。 表 1‒2. DDR、DDR2、および DDR3 SDRAM の機能 ( その２ )

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QDR II+ および QDR II SRAM インタフェースは、デバイス内部で DLL（Delay-Locked Loop）を使用して、K と Kn ピンまたは C と Cn ピンに対してデータのエッジを揃えます。オプションで DLL をオフにすることができますが、QDR II+ および QDR II SRAM デバイスの性能は低下します。本書に記載しているすべてのタイミング仕様は、DLL がオンと仮定したものです。QDR II+ および QDR II SRAM デバイスは、プログラマブルなインピーダンス出力バッファも備えています。これらのバッファは、ZQ ピンを抵抗 RQ を通して VSS に終端することによって設定できます。RQ の値は必要な出力インピーダンスの 5 倍でなければなりません。RQ の範囲は、175Ω から 350 Ω、許容差 10% でなければなりません。 QDR II/+ SRAM は、必要なリード / ライトの比が 1 対 1 に近いアプリケーションに最適です。QDR II/+ SRAM は、高いクロック速度に起因する帯域幅の増加、消費電力を削減する低電圧、およびシグナル・インテグリティを改善する On-Die Termination などの追加機能が含まれています。 QDR II+ SDRAM は、最新かつ最速の世代です。QDR II+ および QDR II SRAM インタフェースでは、アルテラは 1.5-V および 1.8-V HSTL I/O 規格の両方をサポートします。

f 詳細については、それぞれのQDRIIおよびQDRII+のデータシートを参照してください。

f QDRII および QDRII+ SRAM IP のパラメータ化について詳しくは、「Implementing and

Parameterizing Memory IP」の章を参照してください。

RLDRAM および RLDRAM II

低減レイテンシ DRAM II（RLDRAM II）は、通信、画像、サーバー・システム、ネットワーキング、および高集積、高メモリ帯域幅、低レイテンシを必要とするキャッシュ・アプリケーション用にデザインされた DRAM ベースのポイント・ツー・ポイントのメモリ・デバイスです。RLDRAM II デバイスの高速ランダム・アクセス速度は、それらを低コストで SRAM デバイスに実現可能な代替デバイスとなっています。 RLDRAM は、8 つの小さなバンクに分割されます。このパーティションは、アドレスとデータ・ラインの寄生容量を低減し、高速アクセスになり、ランダム・アクセスの競合の可能性を減らすことができます。また、多くの DRAM メモリは、ランダム・アクセスをフルサポートするためにアドレス・マルチプレクス方式を使用し、ロウ・アドレスとカラム・アドレス・デコードの両方を必要とします。そのときに、 RLDRAM は非アドレス・マルチプレクスをサポートすることにより、より多くのピンの犠牲にバス・サイクルを削減します。RLDRAM はより高い動作周波数を利用し、 1.8 V 高速トランシーバ・ロジック（HSTL）規格とダブル・データ・レート (DDR) データ転送を使用して、非常に高いスループットを提供します。

RLDRAM II デバイスは 2 つのタイプがあります — コモン I/O （CIO）および個別 I/O （SIO）。CIO デバイスは、ダブル・データ・レート（DDR）SDRAM インタフェースと

同様に、単一のデータ I/O バスを共有します。個別のデータ・リードとライト・バスの SIO デバイスは、SRAM と同様なインタフェースがあります。

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DDR SDRAM と比較すると、RLDRAM II はメモリ内の単純なバンク管理と低レイテンシがあります。RLDRAM II デバイスは、デバイス内に、より効率的なデータ・フローを提供するために、ほとんどのメモリ・デバイスに典型的な 4 つのバンクではなく、 8 つのバンクに分割されます。各バンクは、ロウとカラムの個定数があります。一度にバンクごとの 1 ロウだけアクセスされます。コントローラの代わりに、メモリは SRAM インタフェースと同様にロウの開閉を制御します。RLDRAM II は、最大 2.4 Gbps の合計帯域幅を提供します。 RLDRAM II は、クロック・サイクルごとに 2 つのデータ転送を実行する DDR 方式を使用します。RLDRAM II SIO デバイスは、ライト・データ（メモリへの入力）に D ピンを使用し、リード・データ（メモリからの出力）に Q ピンを使用します。そのときに、RLDRAM II CIO デバイスは、リード・データおよびライト・データの両方ともに、双方向データ・ピン（DQ）を使用します。両方のタイプは単方向フリー・ランニング・クロックの 2 ペアを使用します。メモリは、ライト動作中に DK と DK# ピンを使用し、リード動作中に QK と QK# ピンを生成します。さらに、RLDRAM II は、コマンドとアドレスをサンプリングし、QK と QK# のリード・クロックを生成するために、CK および CK# ピンのシステム・クロックを使用します。アドレス・ポートはライトおよびリード動作のために共有されます。 RLDRAM II SIO デバイスは、×9 および ×18 のデータ・バス幅構成で使用できる間に RLDRAM II CIO デバイスは、×9、 ×18、および ×36 のデータ・バス幅構成で使用できます。RLDRAM II CIO インタフェースは、リードおよびライト動作を切り替えるためにバス・ターンアラウンド・タイムの余分なサイクルが必要な場合があります。ライト動作とリード動作はバースト動作に対応し、RLDRAM II のすべてのデータ・バス幅構成は、2 および 4 のバースト・レングスをサポートします。さらに、×9 および ×18 のデータ・バス幅構成での RLDRAM II デバイスは 8 つのバースト・レングスをサポートします。 RLDRAM デバイスは、最大 5 つのプログラマブルなコンフィギュレーションの設定があります。これによって、動作の特定の周波数でインタフェースのロウ・サイクル時間、リード・レイテンシ、およびライト・レイテンシを決定することができます。また、RLDRAM II はプログラマブルなインピーダンス出力バッファと On-Die Termination を提供します。プログラマブルなインピーダンス出力バッファは、インピーダンス・マッチングのためのものであり、25 ohm ～ 60 ohm の出力インピーダンスを生成することが保証されます。On-Die Termination は、動的にリード動作中にオンになり、ライト動作中にオフになります。システムにこのダイナミック終端の効果を観察するために、IBIS シミュレーションを実行します。また、IBIS シミュレーションは別のドライブ強度、終端抵抗、およびシステム上の容量性負荷の影響を表示することができます。 RLDRAM II デバイスは、1.5-V HSTL または 1.8-V HSTL I/O 規格のいずれかを使用します。Altera FPGA とインタフェースするために I/O 規格のいずれかを使用できます。

f 詳細については、RLDRAM II のデータシートを参照してください。

f RLDRAM II IP のパラメータ化について詳しくは、「Implementing and Parameterizing

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LPDDR2

LPDDR2-S は、内部的に、4 または 8 のバンク・メモリとして構成された高速 SDRAM デバイスです。すべての LPDDR2 デバイスは、システムに入力ピンの数を減らすために、アドレスとコマンド・バス上でダブル・データ・レート・アーキテクチャを使用します。10 ビットのアドレスとコマンド・バスは、コマンド、アドレス、バンク / ロウのバッファ情報が含まれています。各コマンドは、コマンド情報がクロックの正と負の両方のエッジで転送される間に 1 クロック・サイクルを使用しています。 LPDDR2-S2 および LPDDR2-S4 デバイスは、高速動作を達成するために DQ ピン上でダブル・データ・レート・アーキテクチャを使用します。ダブル・データ・レート・アーキテクチャは、本質的に I/O ピンで DQ あたりの 2 つのデータ・ビットがクロック・サイクルごとに転送するためにデザインされたインタフェースを持つ 2n/4n プリフェッチ・アーキテクチャです。LPDDR2-S2/S4 への単一のリードまたはライト・アクセスは、効果的に、単一の 2n ビット幅 /4n ビット幅、内部の SDRAM コアでの 1 クロック・サイクルのデータ転送、および I/O ピンでハーフ・クロック・サイクルのデータ転送の 2/4 に対応する n ビット幅で構成されます。

メモリの選択

高速メモリを選択する際の最初の考慮事項の 1 つは、データ帯域幅です。システム要件に基づいて、外部メモリへの概算データ・レートを決定する必要があります。また、他のメモリ属性を考慮する必要があります。例えば、メモリはどのぐらい必要とするか（集積度）、レイテンシはどのぐらい許容できるか、電力バジェットとは何か、およびシステムはコスト重視であるかどうかのことです。表 1–3 に、各テクノロジのメモリ帯域幅、特徴およびターゲット市場を示します。 表 1‒3. メモリの選択の概要 ( その１ )

パラメータ LPDDR2 DDR3 SDRAM DDR2 SDRAM DDR SDRAM RLDRAM II QDR II/+ SRAM 32 ビットの帯域幅 (Gbps)(1) N/A 34.1 25.6 12.8 25.6 44.8 % の効率での帯域幅 (Gbps)(2) N/A 23.9 17.9 9 17.9 38.1 パフォーマンス / クロック周波数 100 ～ 533 MHz 400 ～ 1,066 MHz 200 ～ 533 MHz 100 ～ 200 MHz 200 ～ 533 MHz 154 ～ 350 MHz アルテラ・サポートのデータ・レート最大 1,066 Mbps 最大 2,133 Mbps 最大 1,066 Mbps 最大 400 Mbps 最大 2132 Mbps 最大 1400 Mbps 集積度 64 M バイト～ 8 G バイト 512 M バイト～ 8 G バイト、 32 M バイト～ 8 バイト (DIMM) 256 M バイト～ 1 G バイト、 32 M バイト～ 4 G バイト (DIMM) 128 M バイト～ 1 G バイト、 32 M バイト～ 2 G バイト (DIMM) 288 M バイト、576 M バイト 8 ～ 72 M バイト I/O 規格 1.2V SSTL-15 Class I、II SSTL-18 Class I、II SSTL-2 Class I、 II HSTL-1.8V/1.5V HSTL-1.8V/1.5V データ幅（ビット） 8、16、32 4、8、16 4、8、16 4、8、16、32 9、18、36 8、9、18、 36

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アルテラは、これらのメモリ・インタフェースをサポートし、物理インタフェースとコントローラに様々な IP を提供し、リファレンス・デザインを提供します（アルテラの「外部メモリ・ソリューション・センター」を参照）。バースト・レングス 4, 8, 16 8 4, 8 2, 4, 8 2, 4, 8 2, 4 バンク数 4, 8 8 8 (>1 GB), 4 4 8 N/A ロウ / カラム・アクセスカラム前のロウカラム前のロウカラム前のロウカラム前のロウロウとカラムの組み合わせ、または多重化のオプション N/A CAS レイテンシ (CL) N/A 5、6、7、8、 9、10 3、4、5 2、2.5、3 4、6、8 N/A ポストされた CAS 付加レイテンシ (AL)

N/A 0、CL-1、CL-2 0、1、2、3、4 N/A N/A N/A

リード・レイテンシ (RL) 3、4、5、6、 7、8 RL = CL + AL RL = CL + AL RL = CL RL = CL/CL + 1 1.5、2、および 2.5 クロック・サイクル On-die termination N/A ありありなしありありデータ・ストローブ差動双方向差動双方向ストローブのみ差動またはシングル・エンドの双方向ストローブシングル・エンドの双方向ストローブフリー・ランニングの差動リードとライト・クロックフリー・ランニングのリードとライト・クロックリフレッシュ要件ありありありありありなし相対的なコスト比較 DDR SDRAM より高い現在、DDR2 より低い市場に受けいられるとの DDR SDRAM より小さい低い DDR SDRAM より高い、 SRAM より小さい最高ターゲット市場低動作電力をターゲットにするモバイル・デバイスデスクトップ、サーバー、ストレージ、LCD、ディスプレイ、ネットワーキング、および通信機器デスクトップ、サーバー、ストレージ、 LCD、ディスプレイ、ネットワーキング、および通信機器デスクトップ、サーバー、ストレージ、LCD、ディスプレイ、ネットワーキング、および通信機器メイン・メモリ、キャッシュ・メモリ、ネットワーキング、パケット処理、およびトラフィック管理キャッシュ・メモリ、ルータ、 ATM スイッチ、パケット・メモリ、ルックアップ、および分類メモリ 表 1‒3 の注： (1) Stratix®_{IV FPGA でサポートされる最大周波数で 32 ビットのデータ・バスを動作している。} (2) バス・ターンアラウンド、リフレッシュ、バースト・レングス、およびランダム・アクセス・レイテンシを考慮する DDR メモリの 70% 効率、および QDR メモリの 85% 効率を想定する。 表 1‒3. メモリの選択の概要 ( その２ )

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f アルテラのサポートと様々な高速メモリ・インタフェースの最大パフォーマンスについて詳しくは、アルテラ・ウエブサイトの「外部メモリ・インタフェース・スペック・エスティメーター」ページを参照してください。

エンベデッド・プロセッサ・アプリケーションの例の高速メモリ

エンベデッド・プロセッサ・アプリケーション（デスクトップ・プロセッサを除いて、プロセッサを使用する任意のシステム）では、通常、非常に低コスト、高集積、および低消費電力のため、メイン・メモリに DDR SDRAM が使用されます。次世代のプロセッサがアイドル状態から実行パイプラインを防ぐために、オンチップ・キャッシュ・メモリにダイ面積に大量の投資を行います。残念ながら、パフォーマンスのバランス、コスト、および消費電力を考慮しなければならないため、これらのオンチップ・キャッシュは、サイズに制限されます。多くのシステムでは、外部メモリはキャッシュの別のレベルを追加するために使用されます。高パフォーマンスのシステムでは、キャッシュ・メモリの 3 つのレベルが一般的です：チップ上にレベル 1（8K バイトが一般的）とレベル 2（512 バイト）、およびレベル 3 のオフチップ（2 バイト）。

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ハイエンドのサーバー、ルータ、およびビデオ・ゲーム・システムは、高速かつ低レイテンシの両方がメモリ・アーキテクチャに必要とする高性能エンベデッド製品の例です。高度なメモリ・コントローラは、エンベデッド・プロセッサとそのメモリ間のトランザクションを管理する必要があります。アルテラの Arria®_{シリーズと} Stratix シリーズ FPGA が最適に組み込み DQS（ストローブ）位相シフト回路を利用することにより、高度なメモリ・コントローラを実装します。図 1–1 に、エンベデッド・アプリケーションのアルテラの FPGA で使用可能な機能を示します。ここで、 DDR2 SDRAM をメイン・メモリとして使用され、QDR II SRAM または RLDRAM II は外部キャッシュ・レベルです。 RLDRAM II および QDR/QDR II SRAM のターゲット市場の一つは、外部キャッシュ・メモリです。RLDRAM II は、SSRAM に近くのリード・レイテンシがありますが、それは SDRAM の集積度があります。外部キャッシュ集積度の 16 倍の増加は、SSRAM、その対 1 RLDRAM II で達成可能です。対照的に、高帯域幅と最小のレイテンシを必要とするシステムに QDR と QDR II SRAM を考慮してください。アーキテクチャで QDR と QDR II SRAM のデュアル・ポートの性質は、キャッシュ・コントローラがリード・データを処理することが可能になり、命令はライトの完全に独立してフェッチします。 図 1‒1. FPGA を使用するメモリ・コントローラの例 [ 図 1‒1 の注： (1) 専用 DQS 回路、ポストアンブル回路、自動位相シフト、および I/O エレメントの 6 レジスタを使用する 533 Mbps の DDR2 SDRAM 動作：790 LE 数、EP2S30 の 3%、および 4 のクロック・バッファ（72 ビット・インタフェースの場合）。 (2) QDR II SRAM などの高速メモリ・インタフェースは、すべての異なるクロック位相とデータ方向を処理するために少なくとも 4 つのクロック・バッファが必要です。 (3) 600 Mbps RLDRAM II 動作：740 の LE 数、 EP2S30 の 3%、および 4 のクロック・バッファ（36 ビット幅インタフェースの場合）。 (4) トゥルー・デュアル・ポートおよび 350 MHz 動作などの機能付きのエンベデッド SRAM は、複雑な「ストア・アンド・フォワード」のメモリ・コントローラ・アーキテクチャを可能にします。

(5) Quartus®_{II ソフトウェアは、アダプティブ・ルックアップ・テーブル（ALUT）数を報告します。LE カウントは ALUT 数に基づ}

いています。 533-Mbps DDR2 SDRAM (1) DDR2 SDRAM DIMM Embedded processor RLDRAM II or QDR II SRAM Processor Interface Memory controller DDR2 Interface

PCI interface Memory Interface

350-MHz embedded SRAM (2)

600-Mbps RLDRAM II (3) or 1-Gbps QDR II SRAM (4) IP available for processor interfaces

such as PowerPC, MIPs, and ARM

PCI Master/Target cores capable of 64-bit, 66-MHz 1361 LEs ,

4% of an EP2S30 (5)

Altera FPGA

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テレコム・アプリケーションの例の高速メモリ

通信ネットワーク・アーキテクチャは複雑になっているため、ハイエンドのネットワーク・システムは、複数の 10 Gbps のラインカードを実行し、毎秒テラビットへのスケーリングするマルチシェルフ・スイッチ・ファブリックに接続します。図 1–2 に、標準的なシステム・ライン・インタフェース・カードの例を示します。これらのラインカードは、シングル・ポートの OC-192 からマルチポート・ギガビット・イーサネットまでのインタフェースを提供し、PHY/ フレーマ、ネットワーク・プロセッサ、トラフィック・マネージャ、ファブリック・インタフェース・デバイス、および高速メモリなどのデバイスの数で構成されています。パケットが PHY/ フレーマ・デバイスからスイッチ・ファブリック・インタフェースに横断するように、これらは、混雑を避けるために、データ・パス・デバイス・プロセスがヘッダを処理する（デスティネーションの決定、パケットの分類、および課金の統計情報の格納）間に、メモリにバッファされ、ネットワークへのパケットのフローを制御します。通常、DDR/DDR2/DDR3 SDRAM および RLDRAM II は、ネットワーク・プロセッサ、トラフィック・マネージャ、およびファブリック・インタフェースの大きなバッファ・メモリに使用されます。そして、QDR および QDR II SRAM は、ルックアップ・テーブル（LUT）オフ・プリプロセッサとコプロセッサに使用されます。 図 1‒2. 標準的なテレコム・システム・ライン・インタフェース・カード PHY/ framer Buffer memory Coprocessor Network processor

Telecom line card datapath

Buffer memory Buffer memory Buffer memory Buffer memory Buffer memory Pre-processor Pre-processor Traffic manager Traffic manager Switch fabric interface Lookup table Lookup table Network processor

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多くのデザインでは、FPGA は、相互運用性とプロセッシングと一緒にデバイスを接続するか、ASIC デバイスでサポートされていない機能を実装するか、または完全にデバイスの機能を実装します。アルテラの Stratix シリーズ FPGA は、1 Gbps の LVDS I/O、高速メモリ・インタフェースのサポート、マルチギガビット・トランシーバ、および IP コアなどの機能を使用して、トラフィック管理、パケット処理、スイッチ・ファブリック・インタフェース、およびコプロセッサの機能を実装します。図 1–3 に、パケット・バッファリング・アプリケーションにあるこれら機能のいくつかを示します。ここで、 RLDRAM II はパケット・バッファ・メモリに使用され、 QDR II SRAM はコントロール・メモリに使用されます。通常、SDRAM は、必要な大量のメモリによる高いデータ・レートでバッファリングするための最良の選択です。いくつかのシステム設計者は、パケット・ヘッダを格納するための SRAM、およびペイロードを格納するための DRAM を使用して、メモリ・アーキテクチャへのハイブリッドのアプローチを使用します。メモリの深度は、システムのアーキテクチャとスループットに依存します。 図 1‒3. パケット・バッファリング・アプリケーションでの FPGA の例 図 1‒3 の注： (1) 例としては、LE の 85% は EP2S90 で使用可能です。 (2) 600 Mbps RLDRAM II 動作：740 LE、EP2S90 の 1%、および 4 クロック・バッファ（36 ビット幅インタフェースの場合）。 (3) 専用のハードウェア SERDES および DPA 回路は、1 Gbps LVDS のクリーンで信頼性の高い実装を可能にします。 (4) 差動終端は、ボード・レイアウトを簡素化し、信号品質を向上させると、Stratix FPGA に内臓されています。

(5) 1 Gbps の可能な SPI 4.2i コア：Rx あたりの 5178 LE、Tx あたりの 6087 LE、ES2S90 の 12%、および 4 クロック・バッファ（個々のバッファ・モード、32 ビットのデータ・パス、および 10 ロジカル・ポートを使用する両方向の場合）。

(6) 64 ビットの 66 MHz 656 LE の可能な PCI コア、32 ビット・ターゲットの EP2S90 の 1%。

(7) 1 Gbps QDR II SRAM 動作：100 LEs、EP2S90 の 0.1%、および 4 クロック・バッファ（18 ビット・インタフェースの場合）。

(8) Quartus II ソフトウェアはデザインが Stratix II デバイスで使用する ALUT 数を報告することに注意してください。LE カウントは、これの ALUT 数に基づいています。 Core logic SP14.2i TX (5) SP14.2i RX RLDRAM II Interface (2) RLDRAM II PCI Interface (6) QDRII SRAM QDRII SRAM Interface (7)

Dedicated SERDES and DPA (3)

Differential termination (4)

Altera FPGA (1) , (8)

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OC-192 ライン・カード（約 10 Gbps）のパケット・バッファリング・アプリケーション用のバッファ・メモリは、フル・ライン・レートで動作する 20 Gbps のメモリ帯域幅を必要として、最小の 1 つのライトおよび 1 つのリードの動作を維持することができなければなりません。これにより、ヘッダが変更された場合、より多くの帯域幅が必要です。メモリの帯域幅の要件は、メモリの選択の重要な因子です（表 1–3 を参照）。例としては、バッファ・メモリとして RLDRAM II を使用する単純な 1 次の計算では、2 つの RLDRAM II の部品（それぞれ 1 つの ×18 と ×36）を必要とする 20 Gbps（300 MHz × 2 DDR × 0.70 効率 ×48 ビット =20.1 Gbps）を維持する 48 ビットのバス幅が必要です。また、RLDRAM II は、本質的にパリティまたは誤り訂正コード（ECC）で使用される追加のメモリ・ビットが含まれています。 QDR と QDR II SRAM は、キュー管理およびトラフィック管理アプリケーションでのコントロール・メモリに有用な帯域幅と低ランダム・アクセス・レイテンシの利点があります。このメモリの別の標準的な実装は、課金およびパケット統計情報です。ここで、各パケットは、カウンタがメモリから読み出し、インクリメントされ、そしてメモリに再書き込みする必要があります。高帯域幅、低レイテンシ、最適な 1 対 1 のリード / ライト比率は、この機能の QDR SRAM に最適です。

改訂履歴

表 1–4 に、本資料の改訂履歴を示します。 表 1‒4. 改訂履歴 日付バー ジョン 変更内容 2012 年 6 月 5.0 ■ LPDDR2 サポートを追加。 ■「Feedback」のアイコンを追加。 2011 年 11 月 4.0 Volume 2：デザイン・ガイドラインに「メモリの選択」のセクションを移動し再編成。 2011 年 6 月 3.0 Volume 2 セクション I から「メモリ IP の選択」の章を追加。 2010 年 12 月 2.1 ■ Volume 3 のメモリ・インタフェース・ユーザーガイドにプロトコル特定の機能情報を移動。 ■ 10.1 の最大クロック・レート情報を更新。 2010 年 7 月 2.0 ■ UniPHY 付きの DDR2 および DDR3 SDRAM コントローラの仕様を追加。 ■ 仕様表をを合理化。

■ ウエブ・ベース Specification Estimator Tool の参照を追加。

2010 年 1 月 1.1 DDR、DDR2、および DDR3 使用を更新。