PowerPoint プレゼンテーション

1-1

情報デバイス工学特論

第1回

1-2

目的

・ 現在のＬＳＩの主流デバイスであるシリコンCMOS集積回路

を理解する。

・ 素子の製法（プロセス）から動作原理（デバイス）、素子の

使い方（回路）まで総合的に理解する。

1-3

半導体集積回路

LSI : Large Scale Integrated Circuit

チップ

ウエハ

パッケージ

ワイヤ

チップ

パッケージ

現在は直径12インチ（30cm)

のウエハが用いられている

1-4

1900

1910

1920

1930

1940

1950

1960

1970

1980

1990

2000

2010

1906３極真空管 1946ENIAC 1947トランジスタ 1959プレーナ技術 1962MOSFET 1971メモリ・マイクロプロセッサ

真空管

バイポーラ・トランジスタ

pMOS

nMOS

CMOS

1

10

100

1000

10

4

10

5

10

6

10

7

10

8

10

9

10

10

10

11

素子数（個/チップ）

最小加工寸法 (nm)

1965Mooreの法則

15年で1/10

3年で4倍

半導体集積回路の歴史

1-5

大型計算機の性能推移

エミッタ

ベース

コレクタ

_ソース

ゲート

_ドレイン

SiO

₂

n

+

n

-p

n

+

n

+

_n

+

ベース幅

ゲート長

（チャンネル長）

p

p

バイポーラ・トランジスタ

MOSFET

トランジスタの最初の目標は電界効果型トラン

ジスタ（FET: Field Effect Transistor)にあった

偶然バイポーラ・トランジスタを発明 (1947)

プロセスの進歩により FET の性能が向上

LSI としてのバイポーラ・トランジスタが終焉 (1990年代)

現在は、ロジック回路・アナログ回路ともに LSI

のトランジスタは CMOSFET

1980 1985 1990 1995 2000 1 10 100 相対性能 年 CMOS uni-processor 5年で10倍 Bipolar uni-processor 5年で2倍 n+_{: 高濃度 n 型半導体。半導体としてよりも導体の特性が用いられる}

1-6

最初のコンピュータ

ENIAC

素子数

真空管18,800 本

面積

1,000,000 cm

2

_(60畳）

消費電力

150,000 W

処理速度

~ 0.05 MIPS

0.12 cm

2

発表年

1946

最初のマイクロプロセッサ

4004

1971

トランジスタ 2,300 個

1 W

0.06 MIPS

現在のマイクロプロセッサ

Core 2 (Penryn)

2007

トランジスタ 410,000,000 個

1.07 cm

2

65W

12500 MIPS

http://en.wikipedia.org/wiki/ENIAC

http://www.4004.com/

http://www.intel.co.jp/technology/4

5nm/index.htm?iid=tech_sil+45nm

1-7

n型MOSFET

絶縁膜（酸化膜）

Metal-Oxide-Semiconductor Field Effect Transistor

ソース

ゲート

ドレイン

ソース

_{：電子を供給（source=源)}

ゲート

_{：扉（gate）を開く}

ドレイン ：電子を導く(drain=とい・下水管)

基板

n

+

p

n

+

多結晶シリコン

1-8

空乏層 電気的中性

n

+

_n

+

S

G

D

空乏層 電気的中性

電子

空乏領域

反転領域

電気的中性

蓄積領域

正孔

V

_GS

₊

−

反転層

蓄積層

P

空乏層

SiO

₂

/Si界面

p基板

エネルギー

フェルミ・エネルギー 伝導帯 価電子帯

アクセプター（負イオン）

電子

正孔

1-9

ソース ゲート ドレイン

n

p

n

どちらかのダイオードが逆バイアス

となるのでソース・ドレイン間に電

流が流れない

n

p

n

コンデンサー

として働く

+Q

−Q

ゲートに正の電圧を加えると半導体表面に電子が誘起される

ソース・ドレイン間に電流が流れるようになる

絶縁膜

金属

ソース

(0V)

ドレイン

(> 0V)

ゲート (0V)

ソース

(0V)

ドレイン

(> 0V)

ゲート (1.3V)

n型MOSFET

1-10

ソース

ドレイン

ゲート

ソース

ドレイン

ゲート

ゲート-ソース間電圧 = 負電圧

ゲート-ソース間電圧 = 0V

p型MOSFET

ソース ゲート ドレイン

基板

p

+

n

p

+

ゲートに負電圧を加えることに

より界面に正孔が誘起

1-11

ソース、ドレイン どっちがどっち？

n

+

_n

+

p

○ 形は対称

○ 動作は全く違う

nMOSFET の場合、電圧が高い方を ドレイン、低い方がソース

pMOSFET の場合、電圧が低い方を ドレイン、高い方がソース

p

+

_p

+

n

V

_D

> V

_S

V

_D

< V

_S

動作によっては時間と伴にソース・ドレインが入れ替わることも

電流はゲート-ソース間電圧で決まり、ゲート-ドレイン間電圧にほとんど依らない

1-12

p

+

_n

+

_n

+

_p

+

_p

+

_n

+

n

p

B

S

G

D

S

G

D

B

CMOS (Complementary MOS)

nMOSFET

pMOSFET

通常 p 基板、 n-WELL

この場合、nMOSFET の基板電位 V

_B

はすべての nMOSFET で共通

pMOSFET の基板電位 V

_B

に関しては、それぞれの pMOSFET に

独立したバイアスを加えることができるが、大きな容量が付くため

高速に変化させることができず、また動作が不安定になりやすい

通常は nMOSFET の基板電位 V

_B

は最も低い電源電圧に、pMOSFET

の V

_B

は最も高い電源電圧に接続し、すべての nMOSFET 、すべての

pMOSFET で共通とする

同一基板に nMOSFET と pMOSFET を集積

1-13

p

+

_n

+

_n

+

_p

+

_p

+

_p

+

n

p

B

S

G

D

S

G

D

B

CMOS トランジスタ記号

nMOSFET

pMOSFET

D

S

G

D

S

G

D

S

G

B

S

D

G

B

S

D

G

S

D

G

p

n

=

npn, pnpとの対応でバイ

ポーラ・トランジスタ回路に

慣れた人にはなじみ易い．

本講義はこの記法を用いる

区別が付き易く、書き易い

ディジタル回路的な記法

1-14

相補型MOS回路

CMOS(Complementary Metal-Oxide-Semiconductor)

インバータ

pMOSFET

ゲート・ソース間電圧

nMOSFET

ゲート・ソース間電圧

V

_DD

:電源電圧

V

_SS

:接地

v

_IN

_V

_SS

_V

_SS

−

0

0

＋

v

_OUT

V

_DD

V

_DD

V

_DD

V

_DD

V

_SS

V

_SS

注）本講義では、矢印の先から元の値の差を、矢印の値とする

V

₂

V

V

₁

V = V

₁

− V

₂

1-15

相補型MOS回路

CMOS (Complementary Metal-Oxide-Semiconductor)

インバータ

入力電圧が多少変動しても一定の出力が得られる

v

_IN

v

_OUT

V

_DD

V

_DD

V

_SS

V

_SS

V

_DD

:電源電圧

V

_SS

:接地

v

_IN

v

_OUT

1-16

ロジック回路

トランジスタを使っていろいろな電子回路を構成できる

1-17

チップ

ウエハ

現在は直径12インチ（30cm)

のウエハが用いられている

このような半導体集積回路は

どのようにして作られるのだろうか？

複数のウエハ（例：２５枚）を

単位（ロットと呼ぶ）に製作

~ 1 cm

1-18

多結晶シリコン（ナゲット） ■単結晶引き上げ（CZ法：チョクラルスキー法） CZ法では、引き上げ装置内にヒーター、石英ル ツボ、多結晶シリコンをセットし、不活性雰囲気 の減圧下で加熱溶融し、種結晶を付けて徐々 に引き上げることで単結晶を育成します。 ■単結晶シリコンインゴット 育成の完了した単結晶シリコンインゴットは、こ の様な形状をしています。 φ200mmウェーハ用の結晶の場合、インゴット 一本の重量は60～100kgにもなります。 ■外周研削加工 規定の長さに切断し、規定の直径に外周を研 削します。外周の一部に結晶方位を示す平面 （オリエンテーションフラット：オリフラ）か、溝 （ノッチ）を付与します。 ■スライス加工 インゴットを黒鉛の保持治具に接着し、回転す る内周刃ダイアモンドブレードで1枚づつ切断し ます。φ200mm以上のスライス加工ではワイ ヤーソーへ移行しつつあります。

シリコン・ウエハ

の製法

http://www.sumcosi.com/products /process/step_01.html 種結晶 単結晶 石英ルツボ

1-19

成膜

露光

現像

レジスト塗布

エッチング

イオンインプラ

レジスト除去

半導体の工程

1-20

成膜

CVD (Chemical Vapor Deposition)

化学気相成長法

シリコン・ウエハ

原料ガス

真空排気

・熱

・プラズマ

・光

化学反応

生成膜

シリコン酸化膜 (SiO

₂

)

シリコンチッカ膜 (Si

₃

N

₄

)

シリコン (Si)

O

₂

, H

₂

O

ヒーター

シリコン・ウエハ

石英菅

Si

SiO

₂

O

₂

O

₂

石英棒を使って出入

700-1000℃

熱酸化

t

_ox

0.44t

_ox

酸化前

のSi表

面

1-21

ホトリソグラフィー（Photolithography）

原理は写真と同じ

ホトレジスト

ホトレジスト （感光剤）

を塗布

ホトマスク

ホトマスクを載せて

露光する

金属薄膜（光を通さない）

光（紫外線）

石英

感光したホトレジスト

は現像液に溶けるよ

うに変化（ポジ）

現像

残ったホトレジストをマスクにして、いろいろな加工をする

Si基板

ホトマスクの例 この例ではレンズを通してマスク パターンを1/5に縮小して露光する． ホトマスクにはペリクルと呼ばれる防 塵カバーが着けられている．ペリク ル面はレンズの焦点からずれており ホコリやチリが着いてもレジスト上に 結像しない

1-22

エッチング

反応性イオンエッチング

RIE (Reactive Ion Etching)

+ +

+

N

ウエハ

プラズマ

・反応室内でエッチングガスに電磁波などを与えプラズマ化する ・ウエハを置く陰極に高周波電圧を印加する ・試料とプラズマの間に自己バイアス電位が生じ、プラズマ中の イオン種やラジカル種が試料方向に加速されて衝突する ・イオンによるスパッタリングと、エッチングガスの化学反応が同 時に起こり、エッチングが行える

陰極

ドライエッチング

ウェットエッチング

化学薬品に浸す

名称 組成 エッチ速度 酸化膜エッチ フッ化アンモニウム：フッ 酸 = 7 : 1 (25℃) SiO₂100 nm/min 水：フッ酸 = 10 : 1 (25℃) SiO₂35 nm/min シリコンエッチ 硝酸：フッ酸 = 100:1 Si 100 nm/min 抱水ヒドラジン：イソプロ パノール：トリトンX = 500:50:1 (50℃) Si 8~18 nm/min 不純物濃度に依存 ナイトライド膜 エッチ リン酸 ( 160-180℃) Si₃N₄ 5nm/min KOH:水 = 4:6 Si 25 nm/min (111)面はエッチングさ れない Al エッチ リン酸：氷酢酸：硝酸：水 = 75:15:5:5 Al 50 nm/min

1-23

イオン・インプラ（イオン注入）

イオン（B, P, As 等）

p型半導体

n型半導体

B の場合

P, As の場合

ガスボトル

イオン源

ソースマグネット

質量分析マグネット

加速菅

クライオポンプ

四極子レンズ

エンドステーション

イオン源 ：ガスのイオン化 ソースマグネット ：ガスのイオン化効率を高めるため、磁界を加える 質量分析マグネット：磁界を用いて必要なイオンを選ぶ 加速管 ：イオンビームに必要なエネルギーを与える （２０～２００ＫｅＶ） 四極子レンズ ：広がったビームを、磁界により絞り込む スキャン ：ウエハ全面に均一にイオンビームが当たるように 磁界により上下左右にビームを動かす ファラデーカップ ：ビームのイオン数を計測 表面に薄い酸 化膜をつけてお くことが多い http://www1.ocn.ne.jp/~raichi/test/raichi/timp/timp.html

「イオン打ち込み」とも言う

インプラ後、ドーパントがSi原子と置換して結晶構造を構成 することが必要。このため高温処理(700℃-1000℃）を行う

1-24

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

トランジスタの配置は何枚

かのホトマスクのパターンを

転写することにより形成さ

れる。

LSIの設計：マスクパターン

（レイアウト）が重要な要素

プロセスを知らないと設計

できないことが多い。

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

1-25

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

ホトリソグラフィー

エッチング

ホトマスク

1-26

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

絶縁膜デポジッション

研磨 (CMP)

1-27

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

シリコン表面酸化

多結晶シリコン・デポジッション

1-28

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

ホトリソグラフィー

エッチング

1-29

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

イオン・インプラ

1-30

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

絶縁膜デポジッション

1-31

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

ホトリソグラフィー

エッチング

1-32

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

金属デポジッション

1-33

MOS トランジスタの製造

平面

断面

p

型半導体

n 型半導体

（多結晶シリコン）

絶縁膜

金属(Al)

(SiO

₂

)

n型半導体

n型半導体

ホトリソグラフィー

エッチング

1-34

集積度を上げるにはトランジスタを小さくしていかなければならない

0.1

1

10

100

1000

10000

100000

1970

1980

1990

2000

2010

2020

最小加工寸法

(nm)

西暦年

1mm

Si格子定数

（Si原子間距離）

現在：45nm

1-35

LDD(Lightly Doped Drain)

pocket

ゲート長

Si

₃

N

₄

self-aligned S/D contact

High-kゲート絶縁膜

SiO

₂

→SiON, Al

₂

O

₃

, HfO

₂

, ZrO

₂

歪Si

歪Si層

SiGe層

電界緩和

ゲート・リーク

電流低減

引張力

引張力による

電子の速度増大

微細化に伴って多くの問題が出たが様々な方法で回避

面積縮小

シリサイド・金属ソース/ドレイン

抵抗低減

1-36

0.1 1 10 100 1000 10000 100000 1970 1980 1990 2000 2010 2020

最小加工寸法

(nm

)

西暦年

1mm

Si格子定数 （Si原子間距離） 現在：45nm

ゲート長 6nm

研究所でゲート長 6nm の

トランジスタが試作され

動作を確認

少なくとも2025までは現在

の LSI の進歩は続く

Si原子15個を並べた長さ

6nm

B. Doris, et al. (IBM),

International Electron Device Meeting (IEDM)

Technical Digest, 10.6, 2002

1-37

現在のLSIは配線形成に製造の半分以上がかかっている

配線に関する技術的な課題も大きい

トランジスタ

配線

n+ _n+ p p+ _p+ n M1 M2 M3 M4 M5 M6

VIA （上下の配線を接続）