タイトル

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平成

14 年度修士論文

AlGaN/GaN HEMT 構造表面準位の電気的評価

に関する研究

徳島大学大学院工学研究科電気電子工学専攻

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平成

1４年度修士論文内容梗概

電気電子工学専攻

研究題目

AlGaN/GaN

HEMT 構造表面準位の電気的評価に関する研究

氏名

菊田大悟

はじめに窒化ガリウムは飽和電子速度が 2.6×107 _{cm/s と現在使用されているガリウム砒素より大きいことから} 超高周波デバイスとして期待されている。また、バンドギャップが3.4 eV と大きくブレークダウン電界が 3×106 _{V/cm と大きいので高速動作可能でありながら高出力が得られるため、特に次世代の無線分野に期待} されている。窒化ガリウム系FET の開発で大きな問題になっていることに電流コラプスがある。電流コラプスの原因としてはバッファ層のトラップや表面準位が指摘されている。表面準位については電子トラップ型かホールトラップ型かによってトランジスタの耐圧が大きく変わる。そこで本研究においてAlGaN/GaN HEMT 表面準位をオープンゲートFET という新しい評価法を用いて評価を行った。また、理論的考察としてデバイスシミュレーションによる評価も行った。表面準位測定オープンゲートFET は通常の FET がチャネル部全面にゲート金属を被せてあるのに対して、チャネル部中央のゲート金属を一部取り除いた構造になっている(図 1)。このような構造でソース・ドレイン間に 0.1 V の電圧を印加し、ゲート電圧を 0 から-8 V まで変化させ、そのときのドレイン電流を測定した(図 2)。SiO2

膜のないFET ではゲート電圧を変化させてもカットオフしないが、SiO2膜をつけたFET では開口部にも

金属ゲートがあるかのように電流が変化した。このことはSiO2を堆積させた場合、ゲート電極のない部分の表面電位がチャネル部両側のゲート電極で制御されていることを示している。デバイスシミュレーション実験結果を理論的に考察するためデバイスシミュレーションを行った。オープンゲート FET の構造で SiO2とAlGaN 層界面に界面準位を 1×1014 cm-2導入し、そのエネルギー準位を伝導帯より1.5 eV ものから2.5 eV のものまで変化させたときの Id-Vg特性をシミュレーションした。その結果、2.2∼2.5 eV(ホールトラップ型)のときゲート電極で開口部表面の電位が制御され、実験結果とほぼ同じ Id-Vg特性が得られた (図 3)。また、1.5, 2.0 eV（電子トラップ型）のときは開口部表面の電位は変わらなかった。このことより界面トラップの特性によっては開口部の表面電位がゲート電極によって制御されることが確認できた。まとめデバイスシミュレーションの結果より AlGaN 層表面準位の特性により開口部の表面電位がゲート電極で制御されたりされなかったりすることが確認できた。このことより実験で得られたId-Vg特性の違いは表面準位によるものと言うことができ、SiO2/AlGaN 界面はホールトラップ型であることが示唆された。ホールトラップ型の表面準位が存在するとトランジスタのOFF 耐圧を向上させることができるので SiO2パッシベーションはAlGaN/GaN HEMT の高耐圧化に利用できると思われる。【大野研究室】ゲート電極 SiO2パッシベーション (a) (b) ゲート電極 2DEG GaN 層チャネルパッシベーションドレイン電極 –8 –6 –4 –2 0 50 100 Vg [V] Id [ μ A] ET=1.50eV 2.20–2.50eV 2.00eV Metal Gate 0 –100 –5 10 20 30 40 Vg [V] Id [ μ A] SiO2なし SiO2あり全面ゲート金属 Vds=0.1V 0 ソース電極

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１序論１．１背景および目的・・・・・・・・・・・・・・・・・・・・・・・・４１．２本論文の構成・・・・・・・・・・・・・・・・・・・・・・・・・５２表面準位のデバイスへの影響と評価方法２．１表面準位について・・・・・・・・・・・・・・・・・・・・・・・６２．２表面準位のデバイスへの影響・・・・・・・・・・・・・・・・・・６２．３表面準位の評価方法・・・・・・・・・・・・・・・・・・・・・・７３オープンゲートFET の作製と基本性能評価３．１はじめに・・・・・・・・・・・・・・・・・・・・・・・・・・・８３．２試料構造とデバイス作製・・・・・・・・・・・・・・・・・・・・８３．３基本性能の評価・・・・・・・・・・・・・・・・・・・・・・・・１０４オープンゲートFET を用いた表面準位の測定４．１はじめに・・・・・・・・・・・・・・・・・・・・・・・・・・・１６４．２オープンゲートFET の構造・・・・・・・・・・・・・・・・・・・１６４．３オープンゲートFET の I-V 測定・・・・・・・・・・・・・・・・・１７４．４電子トラップとホールトラップ・・・・・・・・・・・・・・・・・１９４．５オープンゲートFET の I-V 特性の考察・・・・・・・・・・・・・・２２４．６まとめ・・・・・・・・・・・・・・・・・・・・・・・・・・・・２７５デバイスシミュレーションを用いた表面準位の考察５．１はじめに・・・・・・・・・・・・・・・・・・・・・・・・・・・２８５．２デバイスシミュレーション・・・・・・・・・・・・・・・・・・・２８５．３シミュレーション構造・・・・・・・・・・・・・・・・・・・・・２９５．４トラップのモデル・・・・・・・・・・・・・・・・・・・・・・・３０５．５シミュレーション結果・・・・・・・・・・・・・・・・・・・・・３０５．６まとめ・・・・・・・・・・・・・・・・・・・・・・・・・・・・３３６本研究のまとめ・・・・・・・・・・・・・・・・・・・・・・・・・・・３４

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付録（１）デバイス作製プロセス・・・・・・・・・・・・・・・・・・・・・・３５（２） C-V 特性およびキャリアプロファイル・・・・・・・・・・・・・・・３９（３） TLM 法とコンタクト抵抗・・・・・・・・・・・・・・・・・・・・４２（４）深い準位のモデル・・・・・・・・・・・・・・・・・・・・・・・・４６謝辞・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・４９参考文献・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・５１著者のこれまでの研究発表・・・・・・・・・・・・・・・・・・・・・・・・５２

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第

1 章序論

１．１背景および目的

1947 年にベル研究所の研究チームによってバイポーラトランジスタが発明され、1948 年に John Bardeen と Walter Brattain が”Point-Contact Transistor”を発表した。翌年 William Shockley が接合型ダイオード、トランジスタについての論文を発表し、それ以来、半導体デバイスは急速な発展を遂げてきた[1]。現在では結晶成長技術、プロセス技術の成熟したシリコン(Si)デバイスが半導体デバイスの大部分を占めている。Si デバイスはスケーリング則[2]に従い、微細化の道を進むことにより集積化、高速化、低消費電力化が進んだ。しかし、Si デバイスは飽和電子速度が 1×107_{cm/s と低いため同じゲート長ではガリウ} ム砒素(GaAs)やインジウムリン(InP)、窒化ガリウム(GaN)、シリコンゲルマニウム(SiGe) など化合物半導体の方がより高速なトランジスタを作製することができる。現在では最も高速なトランジスタとしてInP 系 HEMT(High Electron Mobility Transistor)で電流遮断周波数(fT)が 500GHz 以上のものや SiGe HBT(Heterojunction Bipolar Transistor)の 350GHz があり、超高速トランジスタにおいて化合物半導体は重要なものになっている。

Si の MOSFET(Metal Oxide Semiconductor Field Effect Transistor)のゲート長は現在、 0.13μm である。ゲート長が短くなれば破壊電界の関係から電源電圧を下げなければならない。しかし、電源電圧は理論的には250mV 程度までしか下げることができないので、短ゲート長化にも限界がある。Si の場合、10nm が限界とされているが GaN では破壊電界が Si より 10 倍高いのでゲート長は Si の 10 分の 1 まで可能である。この点においてもワイドバンドギャップ半導体の方がSi より高速なトランジスタが作製できると考えられる[3]。窒化ガリウムは1993年にはじめてMESFET(Metal Semiconductor Field Effect Transistor)が M. Asif Khan氏らによって作られ[4]、その後AlGaN/GaN HEMTが作られた[5]。窒化ガリウムは飽和電子速度が2.6×107_{cm/sとGaAsよりも大きいので高周波デバイスに適している。}

現在ではゲート長0.12μmで電流遮断周波数が120GHzを超えるものが作られている[6]。また、窒化ガリウムはバンドギャップが3.4eVと大きくブレークダウン電界が3×106_V/cmと大

きいので携帯電話基地局用の高出力デバイスとしても期待されており、現在では113W （3.5W/mm）のデバイスが開発されている[7]。窒化ガリウムはこれまでの材料と違い高速

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動作可能でありながら高出力が得られるので特に無線分野で他の半導体より有利である。また、近年の携帯電話やインターネットの普及に伴い、マイクロ波を用いた高速通信の需要が急激に伸びている。現在では第3世代携帯電話の方式であるIMT2000（International Mobile Telecommunication 2000）の2GHz、無線LAN（Local Area Network）としての Bluetoothの2.4GHz、IEEE802.11aの5GHz、ラストワンマイルとしてのFWA(Fixed Wireless Access)の22GHzが使われ始めており、次世代の通信としては60GHz帯を使い 1Gbpsのものが開発されている。このような次世代高速通信を可能とする素子として窒化ガリウムは期待されている。窒化ガリウム系 FET の開発で大きな問題になっていることに大きなゲートリーク[8]と電流コラプスがある[9]。電流コラプスの原因としてはバッファ層や表面の深い準位が指摘されている。また、表面準位については電子トラップ型かホールトラップ型かによってトランジスタの耐圧を大きく変えることができる[10]。しかし、窒化ガリウムにおいて表面準位はまだ十分に解析されていない。そこで本研究においてはAlGaN/GaN HEMT 表面準位の電気的評価をオープンゲートFET という新しい評価法を用いて行った。また、理論的考察としてデバイスシミュレーションによる評価も行った。１．２本論文の構成まず第2 章で表面準位の基本的な説明を行う。第 3 章においてオープンゲート FET の作製方法と基本的なデバイス特性評価を述べる。第 4 章ではオープンゲート FET を用いた AlGaN/GaN HEMT の表面/界面準位の評価および考察について述べる。第 5 章では第 4 章の結果についてデバイスシミュレータを用いて理論的考察を行う。第 6 章で本研究の全体的なまとめを行う。

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第２章表面準位のデバイスへの影響と評価方法

２．１表面準位について半導体表面では半導体結晶中と異なり片側で結晶の周期性がなくなっている。そのため表面の原子は自由エネルギーを下げるために原子の再配列や緩和が行われる。このようなことが行われると表面ではバルク結晶中とはことなった電子状態を持つようになりバルク結晶中にはないエネルギー準位ができる。このエネルギー準位が表面・界面準位と呼ばれている。バルク結晶の周期性をそのまま断ち切った“理想的”な表面での表面準位は初歩的な固体電子論で確かめることができる。しかし実際の表面では再配列や緩和、分子の吸着などにより複雑である[11]。一般に Si 半導体では表面準位は価電子帯から伝導帯まで連続的に準位が存在しているとされ、その状態密度はNSS(E)[cm-2eV-1]で表されている。化合物半導体では表面準位は離散的と考えられている。２．２表面準位のデバイスへの影響 FET などのデバイスで表面準位が存在した場合、OFF 耐圧にもっとも影響が現れる[10]。表面準位はそのエネルギー準位によって電子トラップ型とホールトラップ型に区別することができる[12]。電子トラップ型の場合、表面の電位はソース・ドレイン電極の電位と一致する。ホールトラップ型の場合、表面の電位はゲート電極の電位と一致する。そのため表面準位が電子トラップ型の場合、ドレイン電極の電位が半導体表面のゲート近傍まで伝わっているため空乏層はゲート電極直下にしか広がらず、ゲート・ドレイン間距離を変えても耐圧が変わらない。一方、ホールトラップ型の場合、ドレイン電極近傍までゲート電極電位が伝わっているため、空乏層はドレイン電極まで広がる。そのためゲート・ドレイン間距離を変えることで耐圧を変えることができる。表面準位のほかの影響としてゲート・ドレインラグや電流コラプスがある[13]。表面にトラップが存在するとそのトラップが帯電、放電を行うためドレイン電流が不安定になる。また、トラップの帯電、放電には数ミリ秒から場合によっては１万年以上要する。そのためゲートやドレイン電圧を変化させてもドレイン電流が瞬時に応答せず、変化が遅れてしまう。Si デバイスや GaAs デバイスではイオン注入やリセス構造にすることで表面準位の

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影響がでないように工夫されているがGaN 系デバイスではまだこのような技術が確立されていない。

２．３表面準位の評価方法

表面準位の特性を決めるパラメータは主にエネルギー準位(ET)、捕獲断面積(σ)、密度(NT)

の３つである。これらのパラメータを評価するために多くの測定方法がある。よくに用いられる方法では DLTS(Deep Level Transient Spectroscopy) 法、高周波 C-V(Capacitance-Voltage)法、XPS(X-ray Photoelectron Spectroscopy)法がある。DLTS 法は MIS(Metal Insulator Semiconductor)型構造においてパルス状の信号をゲートに与え、そのときの容量変化の時間依存性を温度掃引しながら行うことでトラップのエネルギー準位と密度が得られる。高周波C-V 法では MIS 型構造での C-V 測定結果と表面準位が存在しない場合の理想C-V 特性の差から計算でエネルギー準位と密度が得られる。XPS 法では表面にX 線を照射することで電子遷移を起こさせ、放出されるエネルギーにより準位を決定する。これらの方法ではエネルギー準位、密度を測定することができるが実際のデバイスで重要になる電子トラップ型、ホールトラップ型の判定が困難である。本研究で用いたオープンゲートFET は電子トラップ型、ホールトラップ型の判定のために考案されたものである。

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第３章オープンゲート

FET の作製と基本性能評価

３．１はじめに

この章ではオープンゲートFET を作製するにあたり、AlGaN/GaN HEMT 結晶構造とデバイス作製法およびデバイス基本性能評価について述べる。

３．２試料構造とデバイス作製

本研究に用いた結晶ウェハは2 枚である。それぞれの結晶構造を表 3.1 に示しウェハ断面図を図 3.1 に示す。両ウェハとも基板はサファイア基板で膜厚 330μm である。その上に MOCVD(Metal-Organic Chemical Vapor Deposition)法でアンドープの GaN を 1 または 2 μm 成長し、その後アルミニウムの組成が 26,31%のアンドープの AlGaN を約 30nm 成長してある。評価用サンプルはそれぞれのウェハから1 個ずつ作製した。ウェハ A から作製したサンプルをサンプルA とし、ウェハ B から作製したサンプルをサンプル B とする。デバイス作製は徳島大学大野研究室の基本作製プロセス（付録１）に沿って行った。プロセスフロー図を図3.2 に示す。まず、RIE(Reactive Ion Etching)法でエッチングし素子間分離を行った。つぎにソース、ドレイン電極として電子線蒸着法を用いて Ti/Al を 20/200nm 蒸着した。その後、オーミック電極化アニールとして窒素雰囲気中で 650℃、10 分間のアニールを行った。つぎにパッシベーション膜としてSiO2を電子線蒸着法で 60nm 堆積した。最後にゲート電極としてNi/Au を 50/60nm を電子線蒸着法で蒸着した。表3.1 ウェハ構造ウェハA ウェハB 材料組成比膜厚 [μm] 不純物濃度 [cm-3_] 組成比膜厚 [μm] 不純物濃度 [cm-3_]

Undoped-AlGaN Al=0.26 0.03 Al=0.31 0.025

Undoped-GaN 2 1

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ウェハカットゲート電極形成（電子線蒸着：Ni/Au 50/60nm) パッシベーション膜堆積（電子線蒸着：SiO2 60nm) 素子間分離（RIE) （エッチング深さ：60nm）アニール（N2中,650℃10min）オーミック電極形成（電子線蒸着：Ti/Al 20/200nm)

2DEG

AlGaN

i-GaN

サファイア基

図3.1 ウェハ断面図図3.2 プロセスフロー図

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サファイア基板サファイア基板絶縁体膜 (SiO2) ソース、ドレイン電極ソース、ドレイン電極ゲート電極

(a) MES 型 (b) MIS 型

図3.3 デバイス構造（断面図）

３．３基本性能の評価

今回作製したデバイスの基本性能の評価としてゲート長4μm の MESFET と MISFET を用いた。それぞれのデバイス構造を図3.3 に示す。ゲート幅は 50μm でソース・ゲート間、ゲート・ドレイン間は4μm である。それぞれの Id-Vd特性を図3.4 に示す。図 3.4 よ

りサンプルA,B とも良好なピンチオフをしているのがわかり、MES 型、MIS 型ともトランジスタとして動作していることがわかる。サンプル A では熱等に起因していると思われるドレインコンダクタンス（gd）が負の部分がある。また、ドレイン電圧を0 から 15V へ

上げていく方向と15 から 0V へ下げていく方向でドレイン電流が異なっており、トラップ等の影響が出ているものと思われる。つぎに同じトランジスタでのId-Vg特性を図3.5 に示

す。図3.5 よりサンプル A,B とも MIS 型においてゲートリーク電流が MES 型に比べて大幅に減少していることがわかり、SiO2膜が絶縁体として機能していることがわかる。しかし、通常MIS 型の場合はゲート容量が減少するためドレイン電流は小さくなり、相互コンダクタンスも小さくなる。今回ドレイン電流値に差がない。このことはSiO2膜が良好な絶縁膜でなく導電性がありゲート容量は MES 型と同じであると考えられる。一方、SiO2の容量測定の結果25∼26pF と絶縁膜として機能している結果も得られている。これらのことから直流においては導電膜として働き、高周波では絶縁膜として働いていると考えられる。そこで相互コンダクタンス(gm)の周波数分散を測定した。相互コンダクタンスは以下のような式で表される。

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0 5 10 15 0 5 10 15 20 V_d [V] Id [mA ] Vg : 1 to –8V , –1V step 0 5 10 0 5 10 15 20 Vd [V] Id [m A ] V_g : 1 to –8V , –1V step 0 5 10 15 0 5 10 15 20 V_d [V] Id [m A ] Vg : 1 to –8V , –1V step 0 5 10 0 5 10 15 20 V_d [V] Id [m A ] Vg : 1 to –8V , –1V step (c) (d) (a) (b) 15 15 図3.4 Id-Vd特性 (a) サンプル A（MES 型） (b) サンプル A（MIS 型） (c) サンプル B（MES 型） (d) サンプル B（MIS 型） d i m

V

L

WC

g

=

µ

（線形領域） (3.1)

(

g T i m

V

L

WC

g

=

µ

−

)

（飽和領域） (3.2) (gm:相互コンダクタンス、μ:移動度、W:ゲート幅、L:ゲート長、Ci:絶縁膜容量、Vd:ドレイン電圧、Vg:ゲート電圧、VT:しきい値電圧) そのため相互コンダクタンスの周波数依存を調べることで絶縁膜の周波数特性を調べるこ

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とができる。図3.6 に相互コンダクタンスの周波数特性を示す。図 3.6 より MIS 型において 10∼1kHz にかけてコンダクタンスが減少していることがわかる。このことより絶縁膜容量に周波数依存性があることが確認できた。また、gmの分散点よりSiO2の抵抗率は5.6 ×109_{Ωcm であることがわかった。この値は AlGaN 層のフェルミ準位が伝導帯より 1eV} の場所にピンニングされているとした場合、AlGaN の抵抗率が 6×1013_{Ωcm になることを} 考えると小さいように思われる。つぎに電界効果移動度の測定結果を図 3.7 に示す。サンプル A では移動度の最大値が 2400cm2_{/Vs と良好な結果が得られた。一方サンプル B では 400cm}2_{/Vs 程度しか得られな} –10 –5 0 10–6 10–5 10–4 10–3 10–2 10–1 0 50 100 Vg [V] Id [A ] V_d=0.1V V_d=10V V_d=10V Vd=0.1V Id gm g m [mS /mm] –10 –5 0 10–6 10–5 10–4 10–3 10–2 10–1 0 50 100 Vg [V] Id [A ] Vd=0.1V Vd=10V V_d=10V Vd=0.1V Id gm g m [mS /mm] –10 –5 0 10–6 10–5 10–4 10–3 10–2 10–1 0 50 100 Vg [V] Id [A ] Vd=0.1V V_d=10V V_d=10V V_d=0.1V Id g_m g m [mS /mm ] –10 –5 0 10–6 10–5 10–4 10–3 10–2 10–1 0 50 100 Vg [V] Id [A ] Vd=0.1V V_d=10V V_d=10V Vd=0.1V Id g_m g m [mS /mm ] (a) (b) (c) (d) 図3.5 Id-Vg特性 (a) サンプル A（MES 型） (b) サンプル A（MIS 型） (c) サンプル B（MES 型） (d) サンプル B（MIS 型）

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102 104 106 0 0.5 1 1.5 2 STDFET MISFET Lg=4μm Wg=50μm Vd=1V , Vg=–4V gm [m S ] Frequency [Hz] 図3.6 相互コンダクタンスの周波数分散かった。このことからウェハB は残留不純物や格子、結晶欠陥等による電子の散乱が大きいと思われ、結晶性がよくないと推察される。 C-V 測定の結果を図 3.8 に示す。サンプル A では位相角が 60°以上でありゲートリークが少なく正確な測定ができていると思われる。サンプルB では位相角が 60°を下回っており精度が若干落ちている。このC-V 測定結果からキャリアプロファイルを作成（付録 2 参照）すると図3.9 のようになる。サンプル A,B とも AlGaN/GaN 界面に 1×1020_cm-3_程度の電子が出ており、界面から200nm の深さでは 1×1016_cm-3_{以下となっている。このことか} ら AlGaN/GaN 界面でシート状のキャリアが存在していることがわかり、また、ノンドー –8 –6 –4 –2 0 0 1000 2000 3000 Vg [V] M o b ilit y [ c m 2 /V s] –8 –6 –4 –2 0 0 1000 2000 3000 V_g [V] M obilit y [ c m 2 /V s] (b) (a) 図3.7 電界効果移動度 (a) サンプル A (b) サンプル B

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–100 –8 –6 –4 –2 0 20 40 60 80 100 –120 –60 0 60 120 Voltage [V] C a p a c it anc e [ p F ] P h a s e [ d eg re e] –100 –8 –6 –4 –2 0 20 40 60 80 100 –120 –60 0 60 120 Voltage [V] C apac it anc e [ p F ] Phas e [ d e g ree] (b) (a) 図3.8 C-V 測定結果 (a) サンプル A (b) サンプルB プのGaN 層では高抵抗となっていることがわかる。

最後にソース、ドレイン電極のコンタクト抵抗(RC)を TLM(Transmission Line Model)

法(付録 3 参照)で求めた。その結果を図 3.10 に示す。図 3.10 よりサンプル A ではシート抵抗(RS)が 464Ω/□と移動度とキャリア密度から計算される予測値とほぼ合致していた。また、コンタクト抵抗は1.38Ωmm と良好な値であった。サンプル B においてもシート抵抗が2.62×103_{Ω/□と予測値と合致していた。コンタクト抵抗は 35.2Ωmm と良くない値で} あった。 0 200 400 600 1014 1016 1018 1020 1022 Depth [nm] C a rr ie r C o n c . [cm –3 ] 0 200 400 600 1014 1016 1018 1020 1022 Depth [nm] C a rr ie r C o n c . [cm –3 ] (b) (a) 図3.9 キャリアプロファイル (a) サンプル A (b) サンプルB

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0 10 20 30 40 0 50 100 150 200 Rs=464 [Ω] Rc=1.38[Ωmm] R=R_s/W×L+2R_c/W Length [μm] Re s ista n c e [ Ω ] 0 10 20 30 4 0 400 800 1200 1600 Rs=2.62×103 [Ω] Rc=35.2 [Ωmm] R=Rs/W×L+2Rc/W Length [μm] Re s ista n ce [ Ω ] (b) (a) 0 図3.10 TLM 測定結果 (a) サンプル A (b) サンプルB

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第４章オープンゲート

FET を用いた表面準位の測定

４．１はじめに界面・表面準位の測定にはXPS法やMISFETのC-V特性からTerman法を用いて界面・表面準位密度を見積もることが多い。本研究で用いたオープンゲートFETは界面・表面準位密度を見積もることは困難であるが、界面・表面準位が電子トラップ型かホールトラップ型かを容易に判別できる利点がある。また、エネルギー準位がバンドのどのあたりにあるかもある程度検討をつけることができる。本章ではオープンゲートFETによる界面・表面準位の測定について述べ、電子トラップとホールトラップの性質についても考察する。４．２オープンゲートFET の構造測定に用いたオープンゲートFET の構造を図 4.１に示す。オープンゲート FET は通常の FET 構造でゲート電極のチャネル中央部を取り除いた構造になっている。ゲート長は 100μm、チャネル幅 20μm、オープンゲート部の幅は 14μm である。オープンゲート部のチャネル伝導度はパッシベーション膜と半導体界面の界面電位を反映する。そのため、チャネルの伝導度を測定することで界面電位が測定できることになる。定量的な比較のためにゲート電極を除去していないスタンダードFET、除去部に SiO2を堆積させたオープンゲートFET、SiO2を堆積させていないオープンゲートFET の３種類を用意した。ゲート電極 SiO2パッシベーションゲート電極 2DEG GaN 層チャネルパッシベーション (b) (a) ドレイン電極ソース電極図4.1 オープンゲート FET の構造図 (a)平面図 (b)断面図

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４．３オープンゲートFET の I-V 特性

まずサンプルA,B の Id-Vd特性を図4.2 に示す。チャネル部全面に金属ゲートのある通常

のMES 型の場合(図 4.2(a),(d))、サンプル A,B ともトランジスタとして機能していることがわかる。オープンゲートFET のパッシベーション膜なしの場合(図 4.2(b),(e))、ゲート電極直下部でのみドレイン電流を制御できるのでドレイン電流を遮断できないほ・う・き・型の特性になっている。それに対してオープンゲート FET のパッシベーション膜ありの場合(図 4.2(c),(f))、サンプル A ではまともなトランジスタの Id-Vd特性となり、サンプルB でもパッシベーション膜なしの場合に比べるとドレイン電流がより多く制御されていることがわかる。つぎにオープンゲートFET の Id-Vg特性を図4.3 に示す。まずサンプル A では全面ゲート金属を付けてある通常MES 型の場合、理想的な Id-Vg特性となっている。オープンゲートFET でパッシベーションとしての SiO2なしの場合、ドレイン電流はしきい値まではゲート電極直下部の電流減少分があるのでドレイン電流は減少しているが、開口部はゲート電極で制御できずドレイン電流を遮断できていない。それに対してSiO2ありの場合、開口部の電位がゲート電極で制御されドレイン電流を遮断できている。サンプル B でも通常

MES 型および SiO2なしのオープンゲートFET の場合、サンプル A と同様な特性を示して

いる。SiO2ありのオープンゲートFET の場合、サンプル A と違ってドレイン電流を遮断できていないがSiO2なしに比べるとドレイン電流を減少分が多い。このことはゲート電極の幅が変わっていると考えられるのでgmよりゲート電極幅を見積もってみる。FET の直線領域における相互コンダクタンス(gm)は

L

V

WC

g

i d m

µ

=

(4.1) (μ:移動度、W:ゲート幅、Ci:絶縁膜容量、Vd:ドレイン電圧、L:ゲート長)

で表される。そこでSiO2なしのオープンゲートFET と SiO2ありのオープンゲートFET

の相互コンダクタンスの比からゲート幅が見積もれる。 mnp mwp np wp

g

W

=

(4.2)

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0 5 10 0 Vd [V] 0 5 10 0 1 2 Id [mA ] V_d [V] Vg : 0 to –10V , –1V step 0 5 10 5 0 1 2 Id [mA ] V_d [V] Vg : 0 to –10V , –1V step 0 5 10 15 0 V_d [V] 0 5 10 15 0 1 2 Vg : 0 to –8V , –1V step Id [mA ] Vd [V] 0 5 10 15 0 1 2 Vg : 0 to –8V , –1V step Id [mA ] Vd [V] 15 1 2 Id [mA ] Vg : 0 to –10V , –1V step 15 1 1 2 V_g : 0 to –8V , –1V step Id [m A ] (d) (e) (f) 図4.2 オープンゲート FET の Id-Vd特性 (a) サンプル A 通常 MES 型 (b) サンプル A パッシベーションなし (c) サンプル A パッシベーションあり (d) サンプル B 通常 MES 型 (e) サンプル B パッシベーションなし (f) サンプル B パッシベーションあり (c) (b) (a)

(20)

–100 –5 0 10 20 30 40 Vg [V] Id [ μ A] SiO2なし SiO2あり全面ゲート金属 Vds=0.1V –150 –10 –5 0 10 20 30 40 Vg [V] Id [ μ A] SiO2なし SiO2あり全面ゲート金属 Vds=0.1V (b) (a) 図4.3 オープンゲート FET の Id-Vg特性 (a)サンプル A (b)サンプル B ス、gmnp:SiO2なしの相互コンダクタンス) 式(4.2)を用いて実際に計算してみるとWnp=6μm、gmwp=1.06×10-6S、gmnp=5.0×10-7S とするとWwp=12.7μm となり６~7μm ほどゲート幅が大きくなっている。これらの結果よりサンプル A,B とも開口部の表面電位が両側のゲート電極に制御されていることが示唆されている。このような現象が起こる原因として SiO2/AlGaN 層界面にホールトラップ型の界面準位が存在することで説明できる[12]。４．４電子トラップとホールトラップ本論文でいう電子トラップとホールトラップの定義について述べる。まず、電子トラップとはトラップの帯電量が伝導帯の電子と交換速度が速いために伝導帯の電子の量、つまり電子の擬フェルミ準位によって決まるものをいう。逆にホールトラップとはトラップの帯電量が価電子帯のホールと交換速度が速いために価電子帯のホールの量、つまり、ホールの擬フェルミ準位によって決まるものをいう。一般に深い準位のモデルには Shockley-Read-Hall(SRH)統計が用いられる。それによる とトラップの電子占有率 fTは以下のようになる。

)

1 (

)

1 (

_T _n _T _p _T _p _T n T

f

e

f

pC

f

e

f

nC

dt

df

−

+

−

=

(4.3) (t:時刻、n:電子濃度、p:ホール濃度、Cn:電子捕獲係数、Cp:ホール捕獲係数、en:電子放出係数、ep:ホール放出係数)

(21)

式(4.3)において時間変化しないとするとdfT/dt=0 となり、fTについて整理すると

)

(

)

(

1 1 1

p

C

n

C

p

nC

f

p n p n T

+

=

(4.4) となる。（付録4 参照） この fTが電子の擬フェルミ準位(Efn)とホールの擬フェルミ準位(Efp)に対してどのように変化するのかシミュレーションしてみる。シミュレーションするのは窒化ガリウムとして各パラメータを表4.1 のようにした。トラップの準位を価電子帯より 1.0∼2.5eV のものま で変化させたときの fTの変化を図4.4(a)∼(e)に示す。表4.1 fTシミュレーションのパラメータパラメータ値禁制帯幅 (Eg) 3.42 [eV] 電子有効質量 (me) 0.228 ホール有効質量 (mp) 0.6 伝導帯有効状態密度 (NC) 2.74×1018 [cm-3] 価電子帯有効状態密度 (NV) 1.17×1019 [cm-3] 電子捕獲断面積 (σe) 1×10-13 [cm2] ホール捕獲断面積 (σp) 1×10-13 [cm2] 図4.4(a)~(e)よりトラップ準位が 1.0∼1.5eV までは fTが大部分でホールの擬フェルミ準位によって決まっていることがわかる。また、2.0∼2.5eV まででは大部分で電子の擬フェルミ準位によって決まっている。1.72eV のものはトラップが中間的な性質を示している。本論文では電子の擬フェルミ準位でトラップの帯電量が決まるトラップを電子トラップ、ホールの擬フェルミ準位でトラップの帯電量が決まるトラップをホールトラップとしたが、実際にはトラップの準位が伝導帯に近い場合、電子トラップとなり、価電子帯に近い場合、ホールトラップになっていることがわかる。これらのことより電子トラップ(ET)は電子の擬フェルミ準位に従うのでトラップを含む領域は n 型半導体に似た性質を示すようになり、ホールトラップ(HT)はホールの擬フェル

(22)

ET=2.0eV 5 ₁ 1.5 ₂ 2.5 ₃ Efn [eV] ₀ 0.5 1 1.5 2 2.5 3 3.5 Efp [eV] 0 0.2 0.4 0.6 0.8 1 fT ET=1.72eV 0 _0.5 1 _1.5 2 _2.5 3 _3.5 Efn [eV] 0.5 1 1.5 2 2.5 3 Efp [eV] 0 0.2 0.4 0.6 0.8 1 fT ET=1.5eV 0 _0.5 1 _1.5 2 _2.5 3 _3.5 Efn [eV] ₀ 0.5 1 1.5 2 2.5 3 3.5 Efp [eV] 0 0.2 0.4 0.6 0.8 1 fT ET=1.0eV 0.5 ₁ 1.5 ₂ 2.5 Efn [eV] 0.5 1 1.5 2 2.5 3 3.5 Efp [eV] 0 0.2 0.4 0.6 0.8 1 fT ET=2.5eV 0 1 _1.5 2 _2.5 3 _3.5 Efn [eV] ₀ 0.5 1 1.5 2 2.5 3 Efp [eV] 0 0.2 0.4 0.6 0.8 1 fT (d) (b) (a) (c) (e) 図4.4 fTシミュレーション (a)ET=1.0eV (b)ET=1.5eV

(c)ET=1.72eV (d)ET=2.0eV

(e)ET=2.5eV EV EC 3.5 EC 0.5 EV EC 0 EV 3 _3.5 EC 0 EV EC EV EC EV EC EV 3.5 EC 0 EV EC EV 3.5 EC 0 _0. EV ミ準位に従うのでp 型半導体に似た性質を示すようになる。そこで n-ET-n 型半導体接合、 n-HT-n 型半導体接合、p-ET-p 型半導体接合、p-HT-p 型半導体接合のバンド図を考えてみる。まずn-ET-n 型半導体接合の場合、電子トラップが n 型半導体に似た電位分布を示し電子トラップを含む部分は傾斜を持った電位分布になる(図 4.5(a))。n-HT-n 型半導体接合の場合、ホールトラップを含む部分はp 型半導体に似た電位分布となるので左側の接合が pn 接合の逆方向となり、右側が順方向となるので印加した電圧のほとんどは左側に印加される(図 4.5(b))。p-ET-p 型半導体接合の場合、右側の接合が pn 接合の逆方向となるので印加した電圧の大部分は右側の接合に印加される(図 4.5(c))。p-HT-p 型半導体接合の場合、ホー

(23)

(b) (a) EC EV EF EC EV EF EV EF EV EF EC HT 型 ET 型 ET 型 n 型 n 型 n 型 n 型 p 型 (d) p 型 p 型 p 型 (c) EC HT 型図4.5 トラップを含む pn 接合のバンド図 (a)n-ET-n 型 (b)n-HT-n 型 (c)p-ET-p 型 (d)p-HT-p 型ルトラップを含む部分は傾斜を持つようになる(図 4.5(d))。４．５オープンゲートFET の I-V 特性の考察実験結果より SiO2ありのオープンゲート FET では開口部の電位を両側のゲート電極で制御でき、ドレイン電流を遮断することができた。逆に SiO2なしのオープンゲート FET ではドレイン電流を遮断できなかった。このような現象についてSiO2とAlGaN 層の界面のトラップで説明する。説明に先立ってショットキー電極を 2 つの種類に分類する。１つはショットキー電極のフェルミ準位が半導体のミッドギャップより伝導帯側にピンニングされ、半導体表面で電子が多くなっているものであり(図 4.6(a))、もう一方はショットキー電極のフェルミ準位が半導体のミッドギャップより価電子帯側にピンニングされ、半導体表面でホールが多くなっているものである(図 4.6(b))。本論文では前者を N 型のショットキー電極、後者を P 型

(24)

(b) (a) 0.6eV EV EF EC ΦB=0.8eV 2.6eV EV EF EC ΦB=0.8eV 図4.6 ショットキー電極の分類 (a) N 型ショットキー電極 (b) P 型ショットキー電極のショットキー電極と呼ぶ。前項で電子トラップを含む領域ではその部分は n 型半導体の電位分布を示し、ホールトラップを含む領域ではその部分は p 型半導体の電位分布を示すことを説明した。その理論をオープンゲートFET に用いる。オープンゲートFET の断面図(図 4.7)で２DEG の電位を 0V としショットキー電極に負の電位を印加した状態で、ショットキー電極からAlGaN 層表面を通って 2DEG へのバンド図を図4.8 に示す。バンド図はショットキー電極が N 型の場合と P 型の場合、SiO2/AlGaN 界面が電子トラップ(ET)の場合とホールトラップ(HT)の場合の組み合わせで 4 種類考えられる。まず、ショットキー電極が N 型であり SiO2/AlGaN 界面が電子トラップの場合(図 4.8(a))、界面が電子トラップなのでその部分は n 型半導体と考えられる。そのため電極部-界面-2DEG は n-n-n 型半導体接合のため界面の電位は傾斜を持つ。ショットキー電極が P 型であり界面が電子トラップ型の場合(図 4.8(b))、p-n-n 型半導体接合と考えられるのでショットキー電極と界面が pn 接合の逆方向となり電位差はこの部分に集中し、AlGaN 層の表面の電位は2DEG の電位とほぼ同じになる。つぎにショットキー電極が N 型で界面がホールトラップ型の場合(図 4.8(c))、n-p-n 型半導体接合と考えられ、ショットキー電極と界面はpn 接合の順方向となる。したがってショットキー電極と界面には大きな電位差は生じ

(25)

(d) (b) (c) (a) GaN AlGaN 界面電極 GaN AlGaN 界面電極 Ec Ef Ev ショットキー電極界面 ET型,HT型 AlGaN ２DEG n型図4.7 オープンゲート FET の断面図図4.8 オープンゲート FET の電位分布 (a)N-E-n 型 (b)P-E-n 型 (c)N-H-n 型 (d)P-H-ｎ型ず電極に印加した電位は AlGaN 層と 2DEG の間に印加される。最後にショットキー電極がP 型で界面がホールトラップの場合(図 4.8(d))、p-p-n 型半導体接合になるのでショットキー電極と界面には大きな電位差が生じず、電極に印加した電圧は界面と２DEG の間に印加される。以上のことよりオープンゲートFET 断面図で電位分布を考えると図 4.9 のようになる。 N-ET-n 型、P-ET-n 型の場合、開口部の電位はゲート電極で制御できないので開口部の電位は２DEG の電位とほぼ同じになる(図 4.9(b))。N-HT-n 型、P-HT-n 型の場合、開口部の電位はゲートの電位と一致する(図 4.9(c))。これらのことよりオープンゲートFET の Id-Vg特性を考えると図4.10 のようになると思われる。まず、N-HT-n 型、P-HT-n 型の場合、界面の電位はゲート電極の電位と等しいので通常のFET と同様に電流は減少する。P-ET-n 型の場合、0∼VTV まではゲート直下部の電流減少分があるためドレイン電流は減少するがオープン部の界面の電位はゲート電極の電位で制御できないのでドレイン電流は流れたままである。N-ET-n 型の場合、界面での抵抗とAlGaN 層の抵抗の大小関係で特性が変化するので一概に２つの場合には分類できない。これらの分類はpn 接合の逆方向の抵抗は極めて高く、半絶縁性部分よりも高いという

(26)

界面 E 型,H 型ショットキー電極 N 型,P 型 AlGaN Id N-H-n 型 N-E-n 型 P-E-n 型 0 VT Ψfn Vg オープン部ゲートゲート Ψs Ψs (界面) Ψfn (チャネル) Vg オープン部ゲートゲート２DEG n 型 Vg 図4.10 オープンゲート FET の Id-Vg 特性概念図図4.9 界面のバンド図 (a) オープンゲート FET の断面図 (b) N-E-n 型、P-E-n 型 (c) N-H-n 型、P-H-n 型前提のため、抵抗層の長さや GR センターの濃度が極端な値の場合は異なってしまう可能性はある。測定結果(図 4.3)と概念図(図 4.10)を比較すると今回作製した SiO2ありのFET には３つの可能性がある。N-HT-n 型、P-HT-n 型か、N-ET-n 型で AlGaN 層の抵抗が非常に高い場合である。今回のFET の AlGaN 層はアルミ組成 0.3 程度でそれほど高くなく、またゲートリーク電流も比較的大きいので前２者のいずれかになっていると思われる。すなわち、界面準位はホールトラップ型である。一方、SiO2無しの場合はN-ET-n 型または P-ET-n 型

及び、界面層の抵抗がAlGaN 層の抵抗より高いホールトラップ型の界面準位の場合も考えられる。界面準位による界面の電気伝導度とは、界面に接したAlGaN 中のキャリアが伝導を担うので、ワイドバンドギャップの場合、ピンニング準位によっては大きな抵抗になってしまう場合もあり得る。

(27)

GaAs の場合はショットキー電極のバリア高が 0.8eV 程度有ればピンニング準位が充満帯に近いのでＰ型になる[10]。GaN の場合ではバリア高が 0.8eV 程度ではまだ伝導帯に近く、Ｎ型であると考えられる。これを調べるためにオープンゲートFET においてチャネル両側端おいた２つのゲート電極に異なった電位を与えた場合について測定を行った。界面準位が HT 型の場合、チャネルとの間は pn 接合逆バイアスと同じで AlGaN 層中に電位勾配が形成される。表面の２つのショットキー電極間に電位差を与えた場合にはショットキー電極-界面-ショットキー電極が N-HT-N 型か P-HT-P 型の構成になる。これらの場合の電位分布は図 4.11 に示すようになる。N-HT-N 型の場合は界面準位部の電位は両ショットキー電極の低い方の電圧になり、P-HT-P 型の場合には両電極電位を線形につないだ斜めの 電位分布になる。一方の電極に一定の負バイアス Vg2を与え、他方の電極の電圧をゼロから負の方向に変化させた場合、N-HT-N 型では表面電位はＶg1＝Ｖg2までは低い電位のＶg2になるため、チャネル電流は変わらず、Ｖg2以下になるとＶg1が制御するために減少する。一方、 P-HT-P 型の場合には表面電位はＶg1の影響を半分受け、チャネル電流はＶg1，Ｖg2の平均電圧で制御された形となる。その様子を図 4.12 に模式的に示した。実際にオープンゲートFET で測定した Id-Vg特性を図4.13 に示す。測定はソース・ドレイン電極間に0.1V 印加し、ゲートバイアスは片側（Ｖg2）を0V、-2V、-4V，-6V、-8V と固定し、他方のゲートバイアス（Ｖg1）を0V から負の方向へ掃引した。掃引には１本あたり約１時間をかけている。概念図（図4.12）と実測図（図 4.13）を比較すると SiO2ありのオープンゲートFET は予想通り N-HT-N 型で、ショットキー電極がＮ型であることを示している。ゲート１ゲート２界面界面ゲート１ゲート２ (a) (b) Ef Ec Ev Ef Ev Ec 図4.11 オープンゲート FET の電位分布 (a)P-H-P 型 (b)N-H-N 型

(28)

–8

–6

–4

–2

0

0 V

_g1

[V]

–4V –6V

20

40

V_g2=0V –2V V_d=0.1V 破線：理想的なホールトラップの線 Vg1=Vg2 N-H-N 型 P-H-P 型 Id

I

d

[

μ

A]

Vg1 図 4.12 両側ゲートに異なるバイアスを印加したId-Vg特性概念図図4.13 両側ゲートに異なるバイアスを印加したId-Vg特性実測図４．６まとめ

今回、オープンゲートFET を用いて AlGaN/GaN HEMT 構造結晶の表面準位を評価した。SiO2なしの場合、ドレイン電流は制御できなかった。SiO2ありの場合、ドレイン電流

を制御できた。また、SiO2ありのオープンゲートFET において 2 つのゲート電極に異なっ

た電位を印加した場合、オープン部の電位は低い側の電位に支配された。これらのことは SiO2とAlGaN 界面にホールトラップ型の準位が存在することで説明できた。

(29)

第５章デバイスシミュレーションを用いた表面準位の考察

５．１はじめに第4 章においてオープンゲート FET で開口部にホールトラップ型の表面準位が存在すると開口部の電位がゲート電極で制御できることを推察した。第 5 章ではこの推察の裏付けとしてデバイスシミュレータを用いて理論的に考察する。今回用いたデバイスシミュレータはISE 社の DESSIS である。このシミュレータではワイドバンドギャップ半導体のシミュレーションが行えるほか 3 次元のシミュレーションも行うことができる。オープンゲートFET ではドレイン電流をゲート電極と平行に流すため 3 次元のシミュレーションを行う必要がありその点で DESSIS は最適であった。５．２デバイスシミュレーションデバイスシミュレーションとは半導体デバイスの電気的特性を予測するツールである。主にデバイス構造の最適化などに用いられている。結晶成長、プロセス技術の成熟した Si 半導体ではイオン注入や拡散のシミュレーションができるプロセスシミュレーションから LSI の回路シミュレーションまで一貫しておこなうことができるようになっている。デバイスシミュレーションは基本的にポアソン方程式とキャリア輸送方程式の２つを連立して解いている。まず、コンタクトや界面での境界条件とキャリア分布でポアソン方程式を解き、デバイス内のポテンシャルを求める。その後各キャリアに対する輸送方程式をこのポテンシャルのもとで解く。この過程を繰り返すことで最終的な解を求めている。輸送方程式にはボルツマン輸送方程式が用いられている。しかし、ボルツマン輸送方程式は一般に複雑で解析的に解くことは不可能である。そこで様々な近似を行うことで解析的に解けるようにしている。近似法としては一般的にはドリフト拡散法が用いられている。この近似はキャリアの流れをドリフトと拡散で表している。このモデルでほとんどのデバイスにおいてシミュレーションを行うことができる。しかし、今日の微細トランジスタや GaAs などのシミュレーションにおいてはホットキャリア効果や速度オーバーシュートがあり正確なシミュレーションを行うことができない。このような場合にはエネルギー保存則を含めたエネルギー輸送モデル（緩和時間近似法、ハイドロダイナミック法、エネルギ

(30)

ーバランス法とほぼ同義）が使われる。また、格子温度が問題になる場合には格子温度モデルなども取り入れられる。一方、ボルツマン輸送方程式を直接シミュレーションしているものがモンテカルロ法である。モンテカルロ法は計算機上で与えられた条件のなかで実際にキャリアを自由に走行させ、各散乱に応じてキャリアを散乱させる。その後再度キャリアを自由走行させる過程を一定時間繰り返し最終的な解を得る。この方法はボルツマン輸送方程式を近似していないため近似による誤差はないが個々のキャリアについて計算を行うため膨大な時間を要する。また、シミュレーションの精度はいかにキャリア輸送機構を計算機上に再現するかによって決まり、高精度のシミュレーションはそれほど容易ではない。本研究ではホットキャリアや速度オーバーシュートなどの現象は起こらないと考えられるので最も一般的なドリフト拡散法でシミュレーションを行っている。５．３シミュレーション構造今回シミュレーションした構造を図 5.1 に示す。結晶は AlGaN/GaN HEMT 構造とし AlGaN 層をアルミ組成比 0.20、膜厚 30nm とし、GaN 層を膜厚 2μm とした。AlGaN/GaN 界面にはピエゾ効果による固定電荷として正の電荷を1×1013_cm-2_{導入した。また、計算上} の収束性を上げるためAlGaN、GaN 結晶ともアクセプタを計算結果に問題の出ない程度である1×1014_cm-3_{導入してある。オープンゲート}_{FET はチャネル長 10μm、チャネル幅 5} μm、ゲート幅 0.6μm×2、開口部幅 3.8μm とし、開口部には SiO2を60nm 堆積したものである。ソース、ドレイン電極は直方体の側面の AlGaN/GaN 界面に対向するような形 Y X Z Source Gate AlGaN GaN SiO2 図5.1 シミュレーション構造

(31)

で付けてあり、オーミックになるように仕事関数を指定してある。ゲート電極はショットキー障壁高さが1eV とした。５．４トラップのモデル一般に化合物半導体における界面・表面準位は離散的とされている。そこでシミュレーションの界面準位は単一の準位のものとした。トラップは電子を捕獲することで電荷中性になるドナー型のものとホールを捕獲（電子を放出）することで電荷中性になるアクセプタ型のものに分類することができる。今回はドナー型のトラップとしてある。またトラップの捕獲断面積は深い準位の場合、原子のオーダーであるといわれているので1×10-13_cm2 とした。このようなトラップをSiO2とAlGaN 層界面に 1×1014cm-2導入してある。これは界面の原子のほとんどがトラップとなっている計算である。SiO2/AlGaN 界面には負の電荷を5×1013_cm-2_{導入し、トラップの半分が電荷中性となっているとしてある。} ５．５シミュレーション結果シミュレーションはソース・ドレイン間電圧を0.1V とし、トラップのエネルギー準位を伝導帯から1.5eV のものから 2.5eV のものまで変化させながら、それぞれにおいてVgが0 ∼-8V までの Id-Vg特性をシミュレーションした。その結果を図5.2 に示す。まず、開口部にも金属ゲートを付けた通常のFET 構造の場合、しきい値が-5.2V 程度であり、gmが1.3

–8

–6

–4

–2

0

50

100 V

_g

[V]

I

d

[

μ

A]

E

_T

=1.50eV

2.20–2.50eV

2.00eV

Metal Gate

図 5.2 シミュレーション結果 (Id-Vg特性)

(32)

×10-5_{S であった。g}_m_は d m

V

dL

W

g

=

µεε

0 _(5.1) (μ:移動度、ε:AlGaN の比誘電率、ε0:誘電率、d:AlGaN の膜厚、W:ゲート幅、L:ゲート長、Vd:ドレイン電圧) で表される。シミュレーション結果のgmは式(5.1)で計算される理論値と合致しており正確なシミュレーションがなされていると思われる。シミュレーション結果よりトラップ準位が1.5∼2.0eV のものはドレイン電流を遮断できていないが2.2∼2.5eV のものはドレイン電流を遮断できており実験結果とほぼ同じ特性が得られた。もう少し詳しく解析するためにチャネル中央（ソース電極からドレイン電極へ5 μm の位置）の断面でのバンド図を図 5.3 に示す。ゲート電圧が 0V のとき、トラップ準位が2.0eV,2.5eV のもの両方ともフェルミ準位が 0V 付近で一致している。つぎにゲート電圧 0 1 2 3 4 5 –5 –4 –3 –2 –1 0 1 2 3 4 5 E_C EF EV

Gate SiO₂/AlGaN Gate

X [μm] Energ y [ e V] 0 1 2 3 4 5 –5 –4 –3 –2 –1 0 1 2 3 4 5 EC E_F E_V

Gate SiO2/AlGaN Gate

X [μm] En ergy [ e V] 0 1 2 3 4 5 –5 –4 –3 –2 –1 0 1 2 3 4 5 E_C EF EV

Gate SiO2/AlGaN _Gate

X [μm] Energ y [ e V] 0 1 2 3 4 –5 –4 –3 –2 –1 0 1 2 3 4 5 E_C EF E_V

Gate SiO₂/AlGaN Gate

X [μm] Ener gy [ e V] (b) (a) (c) (d) 5 図5.3 シミュレーション結果(バンド図) (a) ET=2.0eV, Vg=0V (b) ET=2.0eV, Vg=-2V (c) ET=2.5eV, Vg=0V

(33)

が-2V のとき、トラップ準位が 2.0eV のものはゲート電極直下部のフェルミ準位は 2V 高くなっているが開口部のフェルミ準位は0eV で変化していない。それに対してトラップ準位が 2.5eV のものは開口部のフェルミ準位もゲート電極直下部のフェルミ準位と同じように約2V 高くなっている。また、トラップ準位が 2.0eV のものではX=0.6,4.4μm の場所でスパイク状にバンドが曲がっている。これはフェルミ準位がなだらかに0∼2V に変化しているのに対してX=0.6,4.4μm で界面準位によるピンニングにより 1.0V だけ急峻に変化させられていることによって生じている。つぎに同じ断面での電子濃度分布を図5.4 に示す。図 5.4 よりゲート電圧が 0V のときはトラップ準位が 2.0eV、2.5eV のもの両方とも AlGaN/GaN 界面に 1×1020_cm-3_{の電子が全面に存在していることがわかる。ゲート電圧が} 図5.4 キャリア分布(Y=5.0μm) (a) E =2.0eV、Vg=0V (a) (b) (d) (c) T (b) ET=2.0eV、Vg=-6V (c) ET=2.5eV、Vg=0V (d) ET=2.5eV、Vg=-6V

(34)

-6V のとき、トラップ準位が 2.0eV のものはゲート電極直下では電子が存在せず空乏化しているが開口部には電子が存在している。トラップ準位が 2.5eV のものは開口部も電子が空乏化している。そのためトラップ準位が2.0eV の場合、ゲート電圧を-6V にしても開口部下での電子が存在するためドレイン電流を遮断できない。それに対してトラップ準位が2.5eV の場合、開口部下の電子も空乏化するためドレイン電流が遮断される。５．６まとめ以上のことよりトラップのエネルギー準位によって開口部の表面電位がゲート電極で制御されたりされなかったりすることが理論的にあり得るがわかった。また、トラップの影響により実験で得られた結果が説明できることを証明できた。今回のシミュレーションでは電子トラップ型とホールトラップ型の特性の差がはっきりと現れた結果になった。しかし、実際には電子トラップ型とホールトラップ型はデジタル的に分けることはできず、アナログ的なものであるため電子トラップ型とホールトラップ型の中間のような性質を持つトラップも考えられる。また、シミュレーションを行うにあたり仮定としてトラップ密度を1×1014_cm-2_{入れ、捕獲断面積も}_1×10-13_cm2_{と小さい値を} 用いている。これらのパラメータを変えることで今回の結果とは違った特性が得られる。そのためパラメータをどのように選び決定するかは非常に重要であり今後も検討が必要である。

(35)

第６章本研究のまとめ

本研究ではオープンゲートFET を用いて AlGaN/GaN HEMT 構造結晶での SiO2/AlGaN

界面を評価した。第４章においてオープンゲートFET の Id-Vg特性よりSiO2パッシベーションのないオープンゲートFET では開口部の AlGaN 層表面電位はゲート電極によって制御されなかったが、SiO2パッシベーションのあるオープンゲートFET では開口部の表面電位がゲート電極で制御された。このような現象の原因として SiO2/AlGaN 界面にホールトラップ型の界面準位が存在することで説明した。第５章ではデバイスシミュレーションを行い、第 4 章で述べた説明が理論的に正しいか確かめた。シミュレーションの結果より電子トラップではオープンゲートFET の開口部の表面電位はゲート電極で制御されず、ホールトラップでは開口部の表面電位はゲート電極で制御されたことを確認し、ドレイン電流を遮断することができた。このことより第 4 章での考察を理論的に証明できた。以上のことより SiO2/AlGaN 界面にはホールトラップ型の界面準位が存在している可能性を示唆した。また、ホールトラップ型の界面準位が存在するとトランジスタのOFF 耐圧を向上させることができるのでSiO2パッシベーション膜はトランジスタの高耐圧化に利用できると思われる。一方、第4 章で得られた測定結果は SiO2パッシベーションが理想的な絶縁膜になっていない場合、言い換えれば導電膜になっている場合でも同様な結果が得られる。特にワイドバンドギャップ半導体の場合、深い準位にフェルミ準位がピンニングされると1×1014_Ωcm 以上という非常に高抵抗となり、良質なSiO2膜でさえも導電膜として見えてしまうことが明らかになった。ワイドバンドギャップ半導体でのパッシベーション膜はこれまでの半導体における考え方では通用せず、今後新しい考え方が必要になると思われる。

(36)

付録１デバイス作製プロセス

AlGaN/GaN HEMT 構造結晶での基本的なデバイス作製プロセスをここで述べる。デバイス作製の大まかな流れは図１のようになる。まず、個々の素子を電気的に分離を行うためにRIE(Reactive Ion Etching)法で結晶を削り落とし、素子間分離を行う。つぎにオーミック電極を形成するためTi/Al を EB 蒸着法で蒸着し、アニールを行う。続いてパッシベーション膜を堆積させ、最後にショットキー電極としてEB 蒸着法で Ni/Au を蒸着する。それぞれのプロセス工程での代表的なプロセス条件を表１に示す。ゲート電極形成パッシベーション膜堆積素子間分離オーミック電極形成図1 プロセスフロー

(37)

表１プロセス工程（手順と条件） プロセス工程 プロセス手順、条件 1 サンプルへき開 素子間分離プロセス 1 サンプルクリーニングアセトン煮沸：3min 超音波洗浄（アセトン）：3min アセトンクリーニングメタノールクリーニング純水クリーニング、リンス窒素ブロー、オーブンで乾燥 2 メサ用フォトリソグラフィー HPR1183 フォトレジスト塗布：スピンコーター,500rpm(5sec)/3000rpm(15sec)) プレベーク：ホットプレート(110℃, 4min) 露光： 15sec

現像： MIF:H2O=1:3, 60sec

ポストベーク：ホットプレート(80℃, 8min) 3 ドライエッチング RIE：ガス BCl3, 20SCCM; 出力：52W; エッチング時間：2.5minutes 2 4 レジスト除去アセトン煮沸,超音波洗浄 (必要に応じて)リムーバ原液煮沸 3min アセトンクリーニングメタノールクリーニング純水クリーニング、リンス窒素ブロー、オーブンで乾燥 オーミック電極形成 3 １サンプルクリーニング 2.1 と同じ

(38)

2 オーミック電極用フォトリソグラフィー HPR1183 フォトレジスト塗布：スピンコーター,500rpm(5sec)/3000rpm(15sec)) プレベーク：ホットプレート(110℃, 4min) 露光： 15sec

ポストベーク：ホットプレート(80℃, 8min) アッシング：150W, 40sec 酸化物除去：HCl:H2O = 1:1, 2min 純水クリーニング、リンス窒素ブロー 3 蒸着 EB 蒸着：Ti=200Å/Al=2000Å 4 リフトオフアセトン煮沸：3min 超音波洗浄：3min アセトンクリーニングメタノールクリーニング純水クリーニング、リンス窒素ブロー 5 熱処理電気炉：650℃, 10min, N2雰囲気 パッシベーション膜堆積 4 1 サンプルクリーニング 2.1 と同じ

(39)

2 パッシベーション膜用フォトリソグラフィー HPR1183 フォトレジスト塗布：スピンコーター,500rpm(5sec)/3000rpm(15sec)) プレベーク：ホットプレート(110℃, 4min) 露光： 15sec

ポストベーク：ホットプレート(80℃, 8min) 純水クリーニング、リンス窒素ブロー 3 パッシベーション膜堆積 EB 蒸着：SiO2,600Å 4 リフトオフ 3.4 と同じ ショットキー電極形成 1 サンプルクリーニング 2.1 と同じ 2 ショットキー電極用フォトリソグラフィー HPR1183 フォトレジスト塗布：スピンコーター,500rpm(5sec)/5000rpm(15sec)) プレベーク：ホットプレート(110℃, 4min) 露光： 15sec

ポストベーク：ホットプレート(80℃, 8min) アッシング：150W, 40sec 酸化物除去：HCl:H2O = 1:1, 2min 純水クリーニング、リンス窒素ブロー 3 蒸着 EB 蒸着：Ni=500Å 抵抗加熱蒸着：Au=500Å 5 4 リフトオフ 3.4 と同じ

(40)

付録２

C-V 特性およびキャリアプロファイル

C-V 測定には通常ショットキーダイオードが使われる。ショットキーダイオードの断面図を図１に示す。C-V 測定において測定対象の回路モデルはコンデンサと抵抗が並列になっている(図 2)。そのためオーミック電極からショットキー電極直下までのアクセス抵抗は誤差になるので電極間隔はできるだけ小さいほうが良い。測定は印加した交流電圧信号と電流の振幅、位相差より容量成分と抵抗成分を測定している。AlGaN/GaN HEMT 構造の場合、AlGaN 層が絶縁体の働きをするのでゼロバイアスでの容量は AlGaN 層の膜厚と電極面積、AlGaN 層の誘電率で決まる。以下にゼロバイアスでの n-GaN と AlGaN/GaN HEMT 結晶での容量を示す。 (ⅰ) n-GaN の場合













₋

=

q

kT

V

qN

t

S

C

bi D GaN depletion depletion GaN 0 0

2 ε

ε

ただし、

(1) (ⅱ) AlGaN/GaN HEMT 構造の場合 AlGaN AlGaN

t

S

C

=

ε

0 ₍₂₎

(C:容量、ε0:真空の誘電率、εGaN:GaN の誘電率、εAlGaN:AlGaN の誘電率、S:電極面積、

tdeple iont :空乏層厚さ、tAlGaN:AlGaN 層厚さ、q:電子電荷、ND:ドナー濃度、Vbi:ビルトイン電

圧、k:ボルツマン定数、T:温度) Y G C-V Meter ショットキー電極オーミック電極 C 空乏層アクセス抵抗図2 等価回路図ｎ型半導体

(41)

n-GaN の場合、S=100×100μm2、_V_bi_=1.0V、N_D_=1×10₁₇_cm_-3_{のとき、t}_{deple on}_ti _{=100nm と} なりC=8pF 程度となる。 C-V 測定を行うとショットキー電極直下部のキャリア濃度を求めることができる。つぎにその原理を述べる。ドナー濃度を一定とし、ウェハ面で深さ方向の 1 次元で解析をすると、まずポアソンの方程式より

ε

D

qN

dy

V

d

−

=

2 2 (3) となる。式(3)を解くために境界条件を

V

W

V

dy

dV

V

W y

=

)

(

,

0

0 )

0 (

(4) とする。この条件で式(3)を解くと

y

W

qN

y

qN

V

D D

ε

+

−

=

2

(5) となる。よって空乏層幅Wは













−

=

q

kT

V

qN

W

bi D

ε

2

(6) となる。この空乏層の単位面積あたりの容量は













−

=

q

kT

V

qN

W

C

bi D

2 ε

ε

(7)













₋

=

q

kT

V

qN

C

ε

D bi

2

1

2 (8) となり、1/C2_{-V 特性の傾きからドナー濃度がわかる。} つぎにドナー濃度が一定でない場合を考える。微小領域では式（8）が成り立つとすると

(42)

D

qN

dV

C

d

ε

2

1

2

−

=













(9) と書くことができるので1/C2_を_V_{で微分することよりドナー濃度がわかる。また、空乏層} 端は式(7)よりW=ε/C なので微小領域の表面からの深さがわかる。この深さ情報とドナー濃度情報よりキャリアプロファイルが作成できる。ｄ(1/C2_)/dV 1/C2 _N_D_[cm-3_] Depth[nm] Vg 図3 1/C2_-V_g_{プロット図} _図_{4 キャリアプロファイル}

(43)

付録

3 TLM 法とコンタクト抵抗

コンタクト抵抗を測定するにはクロスケルビン法や TLM(Transmission Line Model)法が用いられる。プロセス技術の確立していないGaN 系半導体ではプロセスが容易な TLM 法がよく用いられている。 TLM 法の代表的はマスクパターンを図１に示す。TLM 法では電極間隔を変化させながら各電極間での抵抗値を調べることでシート抵抗(RS)とコンタクト抵抗(RC)が求められる。その原理を以下に示す。各電極間の等価回路モデルは図２のようになる。電極間の抵抗は距離(L)に比例し、幅(W) に反比例する。また、コンタクト抵抗は電極幅に反比例すると考えられる。そのため測定される抵抗(R)は

W

R

W

L

R

=

S

+

2

C (1) となる。式１よりLをx 軸、Rをy 軸にプロットすると、y 軸切片が２RC/WとなりRCが計算できる。また、傾きからRSがわかる。(図 3) 5μm 10μm 15μm 20μm 25μm 30μm 100μｍ図１ TLM マスクパターン切片=2RC/W 傾き=Rs/W 測定値線形近似電極 RS RC RC R 半導体基板図2 等価回路モデル 0 L 図3 L-R プロット図