九州大学学術情報リポジトリ

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九州大学学術情報リポジトリ

Kyushu University Institutional Repository

VLSIの故障検出・診断と検査コストに関する研究

平瀬, 潤一

https://doi.org/10.11501/3179026

出版情報：Kyushu University, 2000, 博士（工学）, 論文博士バージョン：

権利関係：

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VLSIの故障検出 -診断と検査コストに関する研究

平瀬潤-

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第1章序論

1. 1 技術的背景

1. 2 VLSIの歩留まりと検査 1. 2. 1 VLSIの歩留まり 1. 2. 2 VLSIの欠陥レベル 1. 2. 3 VLSIの検査歩留まり

. 6

・ 6

・ 1 4

・ 20

1. 3 IDDQテスト

1. 4 マイクロプロセッサのテスト 1. 5 VLSIの製造原価と検査コスト第2章故障分布関数と欠陥検出精度

2. 1 はじめに 2. 2 歩留まり分布

2. 3 一般的欠陥レベル式とその分布

2. 4 VLSIの検査歩留まり

第3章 IDDQテストによる故障検出率向上と故障診断 3. 1 IDDQテストの効果

3. 2 縮退故障検出率向上への寄与

1 5 9 5 5 6 0 5

4 4 6 2 2 2 3 3 3 4 4

5 5 5

3. 3 スキャンチェイン故障診断

第4章マイクロプロセッサの故障検出率向上法 4. 1 )11貢序回路の故障検出率向上手法

4. 2 命令サンプリング手法

付録(非線形状態推定)

. 67

・ 7 8

・ 7 8 . 80

・ 9 5 第5章 V L S 1の検査コスト

^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・

102 5. 1 検査コストの構成要因 . . . 1 0 2 5. 2 直接的検査コストの算出

^. ^. ^. ^. ^. ^. ^. ^. ^·

. . . 1 0 3 5. 3 最適テスト回路面積の存在

^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・

106 5. 4 経済的最大チップ面積の存在

^• ^• ^• ^• ^• ^• ^• ^• ^• ^• ^• ^• ^• ^• ^• ^•

1 1 2 5. 5 複数個同時測定時の検査効率

^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・

1 1 8 第6章本研究の総括と今後の取り組み

^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・

1 2 3 6. 1 本研究の総括

^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・ ^・

1 2 3 6. 2 今後のテスト技術研究の課題と提案

6. 3 謝辞

1 2 5

137

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第1章序章

1. 1 技術的背景

近年、半導体集積回路には、微細化に合わせて低電圧 -低消費電力化、高速化、大規模化・高集積化、多機能 - 複合機能化などの技術変化が急激に起こっている。この半導体のロードマップを示したのが次表 1-1である。これによれば、10年後のシステムL S 1の設計ルールは、50nm以下にもなり、動作速度は、現在の5倍、集積されるトランジスタ数は10 0倍にもなると予測されておりこの高集積化技術によりマイクロプロセッサ、メモリ、アナログ回路とロジック回路などを1チップに混載することが容易になり、これらの回路でシステムを構成する情報・通信分野などを中心lこした産業が大きく成長するであろう。図 1-1に示すように、世界の半導体需要は、1997年から200 1年にかけて、年10%の成長を示すが、その牽引となっているのが、情報分野(成長率13%/年) と通信分野(成長率11 %/年)であり、全半導体需要に占める両分野の需要は大きいことからもこのことを予測している。

表1-1 システムL S 1のロードマッフ(E 1 A J半導体技術ロードマッフより)

年度 ^{1 999} ²⁰⁰⁰ ^{200 1} ^{200 2} ²⁰⁰³ ²⁰⁰⁴ ^{200 5}

フ。ロセス Ô. ^{1 8} Ô. ^{1 3} Ô. ^{1 0}

μm μm μm

トランジスタ数 26...， 42...， 52...， 120...， 170...， 196...， 300...，

(M) 5 6 7 6 1 2 0 364 408 600 126 0

最大周波数 _650M ^700M 1. 1...， 1. 1，.._ 1. 2，.._

(Hz) ^600M ...， 1 G ¹^G 1. 2 G 3G 6G

チップ面積 100 ... 120 ... 130...， 160 ... 200 ... 250...， 300...，

(m m ²) ^{1 2 0} ²²⁰ ³⁰⁰ ⁴⁸⁰ ⁴⁸⁰ ⁶³⁰ ⁶³⁰

電源電圧(v) 1. 8 8 1. 5 3 1. 3 1. 3 1. 0 端子数(k) 1...，3 1...，3 2...，4 2...，5 2...，5 2...，5 2...，6

2008 201 1 O. 08 O. 0 5

μm μm 4 9 2...， 900...，

2 700 5 904 1. 5，.._ 2. 0...，

2. 6 G 3 5G 350...， 400...，

900 1 2 3 0

2. 8 ... 3. 2 ...

6 7

図1-1のような半導体需要を満たすための半導体の製造においては、拡散プロセスの微細化に伴い、

製造装置は高額化している。日本半導体製造装置協会(SEAJ)の調査によると、半導体製造装置の日本市場での売り上げは、19 9 7年7， 400億円であったものが2000年には1兆円を超すと予測している。しかし、いくら高額な設備を使用しても拡散プロセスから製造終了して出来上がってくるウエハ上のすべてのチップが良品とはならない。拡散プロセス工程での偶発的欠陥発生によって、欠陥をもっチッフが存在する。また、拡散フロセス後に中間的に検査をしても、その良品チップを組み立てる過程で、また欠陥が発生する。その全チッフの中の良品の割合が歩留まりであり、この値を知るには、現在検査しかない。この歩留まりが高ければ高いほど、半導体事業にとっては、結構なことで、この歩留まり向上のために、多くの労力が費やされている。このことより、歩留まりにつ

(6)

いて、議論することは、テストにおいて、最も基本的ことである。そのために、過去多数の歩留まりに関する研究成果が発表されている。

S丁目lIion 30

25 20 15 10 5

。

'97 '98 '99 '00 '01 02 '03

図1-1 世界の半導体需要

Fig. 1-1 WorJd dcmand for semiconductors

世界の半導体需要金額

9 7年1 6. 6兆円→2001年24. 4兆円

成長率産業成長率民生成長率情報成長率通信成長率

1 _O. 0 %/年 3. 2%/年 4. 3%/年 1 3. 3 %/年 1 1. 3 %/年

歩留まりは、半導体のチッフ面積が大きくなればなるほど、低くなる。次図1-2にその様子をウェ 1\上のチッフを例として示す。図中の黒点は、致命的欠陥を表わし、この欠陥があることによって、

ウエハ上のチップが不良となる。左から右にゆくに従って、チッフ面積が大きくなっているが、それと同時に良品チップの割合(歩留まり)は低くなる。そこで、表1-1のように、今後チップ面積が大きくなると、拡散プロセスが微細化しても同じ平均欠陥密度を持つ条件で製造されてたとしても、図 1-3のように低下する。このことから、半導体製造現場に従来とは、異なる質の高い歩留まり管理が望まれる。技術的にも、歩留まりを低下させている欠陥要因の早期発見 - 早期対策手法や、予め冗長回路をチップ上に設計しておき、不良が起これば、冗長田路と置き換えるという冗長救済手法が採られるつつあり、この分野の研究も盛んである。

図1-2チップ面積と歩留まり Fig. 1-2 Chip area and yield

(7)

1∞

80 歩 60

1回2刀

ま

り40 I _•

•

2。/

^{2 0}

。

'99 '∞ '01 '02 ^'03 ^'04 ^明 ^'06 '07 ^'08 'ω '10 '11 '12 年度

図 1-3 歩留まりの年度推移

Fig. 1-3 Transition 01' yield for system LSI

表 1・1のような半導体集積回路の拡散フロセスの急激な微細化のために生じるさまざまな物理現象と高集積化、多機能複合機能化などの設計の困難さを克服するためには、半導体産業界においては、

設計技術、製造技術と検査技術の一層の進展が切望されている。それもシステム開発からプロセス(製造)までのシームレスな設計システムの構築が望まれている。すなわち、システム設計からプロセスまでの設計の各工程で 1) 1 J \ス設計:後工程課題の事前予測 2 )コンカレント設計を徹底的に指向したトータル設計システムを構築し、システムL S I設計の開発期間/リードタイム短縮と高

品質化 - コストダウンを図る技術開発が望まれている。

システムしS I設計技術は、拡散プロセスの微細化技術の進展とのギャッブを埋めるために、抽象度を上げるべくR T L (レジスタートランスファーレベル論理)を上回る高位記述や既設計資産(I

P (Intellectual Property)コア)の再利用を推進することで、設計開発工数の削減を目指している。

しかし、システムL S Iの製造現場での最終的テストは、トランジスタレベル、あるいは、ゲートレベルで行われるために、テスト技術、特に検査用プログラム開発は、トランジスタ数の増加とともに増大する。数千万にもおよぶトランジス夕、その数倍の個数の配線における製造時の欠陥を、高々数千本の外部端子によって検査しようとするテスト技術の困難度は、今後指数関数的に増大する。

そこで、これらのテスト技術課題を解決して、検査用プログラムがシステムL S I製造に導入されたとしても、欠陥の有無を検証するテスト時間もトランジスタ数の増加とともに長大化する。ここでは、簡単にするために、メモリのテスト時間で説明する。そのために、システムL S Iに内蔵される

メモリのロードマップを次表1-2に示す。

3

(8)

(E 1 ^AJ半導体技術ロードマッフより) システムL ^S1内蔵メモリのロードマッフ

表1-2

Tab. 1-2 Road map 01' embeded memory capac1ty for system LSI

年度 ^{1 999} ²⁰⁰⁰ ²⁰⁰¹ ²⁰⁰² ^{200 3} ²⁰⁰⁴ ^{200 5} ²⁰⁰⁸ ^{201 1} プn口セス O. 1 8 O. 1 3 O. 1 0 O. 08 O. 0 5

μm μm μm μm μm

S R _AM (bits) 2M 4M 8... 1 6

16M 32M 32M 4M 8M 8M

M ROM (bits) 8M 8... 1 6

1 28M 256M 16M 32M 32M 64M 64M

M

D R _AM (bits) 64M 256 ...

1 _G 64M 1 28M 256M 256M 256M 5 12M

5 12M

F 1 _{a s}_h (bits) 4M 4M 8M 16M 16M 16M 32M 64M 1 28M

( Nは、書き込み/読み出 N系ハターンとN 2系バターノ

メモリテストハターンとして、

... ー'JÞ �

丸一 .._ � 、

しテスト単位を1ワードとしたときのワード数を表わす)で、テストサイクルタイムを1⁰n sとしこの図から、通常のシステムL ^S1製造現場で使用されるテたときのテスト時間を次図1-4に示す。

2年で3倍弱にも伸びるこ 5系に落ち着くことを考慮、しでも、テスト時間は、

川川ス卜ハターンは、

メモリを例としてテスト時間が増大化することを述べたが、当然システムL ここでは

とが分かる。

これをいかに短縮する S 1全体でも先に表わしたトランジスタの増加トレンドに従って、増加する。

かがシステムL ^S1の製造原価の削減となり、その解決策の研究が望まれている。

1 ^{0 1 5}

Nハターン

1 ^{0 1 2} N 2ハターン

1 ⁰9

テスト時間

1 ^{0 6} 1 ^{0 3}

1 ⁰-3

(秒)

1 ⁰-6

1 ^M 1 G 1 ^K

目夏容

メモリ容量(単位:ワード)とテス卜時間

Fig. 1-4 Memory capacity and test times

図1-4

これまでゲートレベルにおける故障(欠陥の物理的現象が明らかになったものを故障といしかし、

う)モデルの定義、その故障を容易に検出できるように設計するテスト容易化設計法、故障を検出するテストハターン生成アルゴリズム、そのテストハターンで1チップ上の故障をどれだけ検出できる

(9)

かを検証する故障シミュレータなどの開発によりテスト開発の自動化が進められてきたが、最近の急速な設計手法の変化、回路の大規模化、微細化による物理的制約の顕在化のために、従来のテスト技術の拡張だけでは対処することが困難になってきている。このような状況のもとで、従来からの縮退故障モデル(故障モテ、ルの分類については、後で詳細に説明する)に基づくテストだけでは不充分となり、配線遅延を想定した遅延故障モデル、配線層数増加と配線ピッチ狭小によるクロストークや低電圧化による電源ノイズの影響など実際のシステムL S 1製造での故障により近いモデルに基づくテストの必要性が叫ばれており、また高位レベルでのテス卜容易化設計やテスト生成、電流テストに代表される非論理テスト、欠陥を救済する耐故障設計などに関する研究が盛んに行われ、さまざまなテストの学会で活発な議論が行われている。他方、顧客からの品質要求は、ますます厳しいものとなり、

その実現に向けてのさらなるテスト技術研究が望まれている。これらの課題をまとめたものが表 1-3 である。

表1-3技術トレンドから発生するテスト技術課題 Tab. 1-3 Test problem occurred from technology trend

技術トレンド課題問題

1高速化 L S 1テスタのタイミング精度向上が困難歩留まり低下→良品を不良品と判定する: ITRS予測

2大規模化チッフ面積増大歩留まり低下

数千万個の卜うンシコタを数千本の端子でテスト品質低下→不良品を良品と

3高集積化して見逃す(欠陥レヘ川)

テスト時間の増大検査コストと製造原価の上

テストシステムの高騰昇

微細化、高速化新しい故障が発生 4高集積化故障の検出率向上が困難品質低下

低電圧化、多層配線化テスト開発工数増大開発期間長大

5全体最適テスト手法の選択いかにテスト戦略を策定す

るか

ITRS : Intemational Technology Road-map for Semiconductor

5

(10)

1. 2. 1

VLSIの歩留まり

1. 2

VLSIの歩留まりと検査

VLSI製造において、最も重要な関心事は、歩留まりである。そのため、過去多数の歩留まりの理論的研究がなされた。その最も中心的なことは、欠陥がどのように分布しているかであった。最初欠陥は、ウエハ内でランダムに不均一に分布(デルタ関数分布)していると考えられた。そして、単体トランジスタのみの製造時代は、この考えに基づく歩留まり式が長く使用されてきた。しかし、トランジスタから1 C、およびLS 1となるにつれて、この式がチップ面積が大きくなるにつれて、実際の値より低くなるという問題が発生した。そこで、 Seedsは、欠陥密度が指数分布であるとし、高い欠陥密度がだんだんと不均一になるとした[7]0 しかし、この式は、チップ面積と平均欠陥密度関数で表わされる簡単な式の構造をしているが、デルタ関数分布とは逆に、チップ面積が大きいとき、実際の値よりは高い値を示す。そこで、理論値と実際値を合致させるために、 Mu中hyは、欠陥が正規分布していると考え、それを実現するために、欠陥密度関数を三角形関数分布と長方形関数分布として、歩留まり式を導出した[6]0 この欠陥密度関数を三角形関数分布とする歩留まり式は、チッフ面積と平均欠陥密度関数のみで表わされるために、いくつかの半導体メーカーの製造ラインを比較するときに使用されることがある。さらに、 Stapperによって、欠陥密度関数をガンマ分布とする式が発表された[6]。そして、その後の研究で、ガンマ分布のばらつき係数を変えることによって、すべての欠陥分布関数の分布を表わすことができることが明らかになり、現在、欠陥分布関数をガンマ分布とすることが最も多く利用されている。;欠図1-5は、従来研究発表された欠陥分布関数を基準化して比較できるようにしたものである。

1 .5

一一一三角形関数分布 ---指数関数分布一一一ー長方形関数分布

ガンマ関数分布 1.0

0.5

基準化分布

0.0

2 基準化欠陥個数

図1-5 種々の欠陥分布関数(ガンマ関数分布のばらつき係数k ⁼2)

。 3 4

Fig. 1-5 Various norrnalized defect distribution function

(11)

その後、 TimothyやJamesらによって、以上の欠陥分布関数の比較論や特性評価の研究発表がなされた[4][16]。そこでの論点の中心は、以下のことであった。

1 )種々の欠陥分布関数での平均欠陥と欠陥の分散

2 )種々の欠陥分布関数を用いた場合の平均欠陥個数と欠陥個数の分散

しかし、 V L S 1製造現場で理論歩留まり式を使用して工程管理を正しく行うためには、拡散プロセスや製造ライン毎に正確に平均欠陥密度を知ることである。そこで、著者は、面積当たりのトランジスタ数でチッフ面積を基準化して平均欠陥密度を求める方法を提案した[10]。

しかしながら、従来の研究成果として発表されているものは、あくまでも歩留まりの平均値である。

そのため、製造現場では、拡散フロセス終了後のロット単位、あるいは一定期間の歩留まり平均値を算出して、理論式より歩留まり平均値が何%低下している、または何%上回っているということで、

工程管理を行っている。もっときめ細かな工程管理を行うためには、歩留まりの分散、そして歩留まり自身の分布関数の導出が待たれる。

そこで、著者は、欠陥分布関数をガンマ関数分布としたとき、歩留まりの分散式を導出することに成功したので、それを明らかにする。そして、その歩留まりの理論分散式が実際の製造現場の値とよく一致している実証データで、歩留まり管理の指標として、有効であることを述べる。

7

(12)

そこで、まず、今まで歩留まりがどのような理論式で表されてきたかを示す。

いま、 VしS 1デバイス上に欠陥の起こる可能性のある箇所がN個あるとする。そして、個々の箇所(Xぃ X2γ ・， X N)で欠陥の起こる確率(Pぃ p2，. . ， PN)は、他の欠陥の起こる確率とは独立で、その確率は、全て等しいとし、その値をPとする。また、 X=X1+ X2+ ・・・+ XNとする。そうすると、 VL S 1チップが×個の欠陥を持つ確率P(X=x)は、次式(1-1 )の2 項分布で与えられる。

X M川DI

x nr \lllノ

N

×

d，t'''stit's-‘‘、、

一一

× 一一

〉〈

DI

、Iノ 4，， 4EE /t、

そこで、チップ上の欠陥の平均個数NP=入=AD(A:VLSIのチップ面積、 D:欠陥密度) をチップ上のどこでも一定として、 N→∞、したがって、 P→0となる2項分布の極限分布を考える。

N�

/Illa--it\

入N

\Ilili--/ × flHいl\

N入

一 \1111111j/ M川 ×

( 1-2) P (X=x) =

x � (N-x)

の対数をとって、

log P (X二x)= log [N � / (N -x) � ] -Iog (x � ) + x log À一xlogN + (N -x) log ( 1一入/N)

r-1

= xlog入ーlog(x � ) - L log ( 1 -^r/ N )

r = 1

+ (N -x) log ( 1一入/N) (1-3 )

ここで、 S<1のとき

log ( 1 -S ) = -S -S 2 / 2 -・

であることを利用すれば、

(1-4 )

r -1

log P (X = X) = x log入一log(x � ) - L (-^r/ N -^r2 / 2 N 2 -

r=1

•

+(N-x) (一入/N一入2/2N 2ー・・・) ( 1-5) ここで、 Nが充分大きいとすると、次式(1-6)で表わされるポアソン分布となる。

入X ^一λ

P (X=x) = ^e

(1-6 ) そこで、平均値入を持つホアソン欠陥密度分布F (入)を考え、 F (入)に従う確率変数の値が入

x�

であるという条件のもとでホアソン分布に従う確率変数をXとすれば、その無条件の分布は、 F (入) の密度関数をf (入)として

(13)

入x p (X=x) =γ

e 一入 f (入) d入

x! (1-7 )

で与えられ、これをホアソン分布の混合と呼び、ホアソン分布の平均値を求める作業をしていることになる。

そして、平均欠陥入の密度関数f (入)、あるいは、欠陥密度の密度関数f (D)をいろいろな関数で仮定すると、歩留まりが求まる[4J[5]0

1 )デルタ関数分布

一般にVLSIの欠陥密度は、ウエハ内で、例えば中心部よりも周辺部が高いというように、場所により均一ではないが、まずは欠陥がVLSIの1ウエハ内でランダムで均一的に分布していると仮定するならば、ウエハよの欠陥の統計量は、単一ハラメータ一、平均欠陥密度Doで特性付けられる。この場合、分布関数f (D)は、D=D。を中心としたデルタ関数δ(D-Do)である。

ここで、人。=AD。とすると、p (X=x)は、次式(1-8)となる。

入X

P (X = x) =

S�

VV - e δ(D-D 0) dD x!

よって、歩留まりYは、次式(1-9)で与えられる。

Y=P (X=O) =eλ】

2 )三角形関数分布

入×e一入。。

x! (1-8 )

(1-9 )

欠陥が標準分布、あるいは、正規分布していると考えるのは妥当なことである。これは、ウエハのほとんどが欠陥密度の平均値に近い値を持つが、それより低い値をもっ領域と高い価をもっ領域が存在することを意味する。しかし、正規分布の積分式導出は、かなり難しい。そこで、正規分布の近似として、Murphyは、欠陥密度の密度関数f (D)として対称的三角形の分布関数を提案した[6]0この三角形関数をシンボル八で表すと、次式(1-10、1-11 )となる。

(D-D 0)

^(D:�O )

D 0

。

1 (

DーD f (D) =一一一八

D 0

\

^{D 。}

+1

O�三D壬D 。

D ^r'I一一�三D三2 D一 " ^一

上記以外

そうすると、P (X=x)と歩留まりYは、それぞれ式(1-12)と式(1-13)となる。

9

(1-10)

(1-11)

(14)

( 1-12)

= (x ⁺1 ⁾

[

¹

入 n 一入 0

2

::。 | (:)

三 - l - 7 J | 1 1 [ぐ (

^{2 - 2} ^e ^V^{) ]}

=P(X=0)=

[ ;

^e- ^o

]

( 1-13 )

3 )指数関数分布

習熟度が増し、低欠陥密度の製造が行われてくると、分布関数として、指数関数を用いることが多い。指数関数の減少する形は、高い欠陥密度がだんだんと不均一になることを意味する。物理的には、高欠陥密度がウエハの狭い領域に制限されていることを意味する。この関数分布を用いた Seedsによると、歩留まりは、以下のようにして求められる[7]0

e λ/λo

ハ〉戸llllllll.'」

一一

、入手l

^{G三入く∞}^入o

一∞<入<0 (1-14)

入X e 一入 e 一入/入o

x ^! ^入

。 ^AU ^、人

^一一 ⁺^一^入

^、人 ^一 ^O ^円U ^一 ^1Illli--

^X ¹^+入。 ^{(1-15 )}

p (X=x) =

�∞

y=p (X=O) =

1 ^{+入。} _(1-16)

4 )長方形関数分布

欠陥統計量をモデル化するために、正規分布でその分散が小さいことを想定して、長方形の分布関数が使われることがある。この関数は、 0から2 0 。までは、一定で、それ以外はOである。

そして、この関数分布は、チップ欠陥密度が2 0 。までは均一に分布し、それ以上の高い値はないということを意味する[6]。これを正規分布で近似して求めると、次式(1-17)のようになり、歩留まりが求められる。

(15)

。上記以外 (1-17)

「11111L 一一円υ よl ^{O�三D壬D 。} 円u hυ

� 2 D O 入X e λ

p (X=X) =

.\ dD

。 x!

2 D

⁰

-2入門

1

- ^e �

¹

^x>o ^{[1- (2入。)}

^-2入門

^{V] e}

^一2入門

^V

2入。

+

一一- _{2入o k}

^L=0

一

-2入門

1-e

�

y=p (X=O) =

2入。

_(1-19)

( 1 -k) ! ( 1-18)

5 )ガンマ関数分布

多分、最も有名な分布関数は、ガンマ関数である。ハラメータ-kは、欠陥群を数えるために使われる。さらに、結果的にkを変化させることによって、このモデルは、歩留まり予測の全領域をカバーすることができる。また、このハラメータ-kは、欠陥Dの分散に物理的に関係したものである。分散が大きければ大きいほど、 kは小さくなる。 k=1のときは、指数関数での式と同じになり、 k=∞のときは、単純なホアソン関数での式と同等となる[8]0

f

(入)

=

k-l

^一入/Ab

k 入 e

r (k)

(Ab)

_(1-20₎

平均値: E

[入]

= E

[A

D] =

A b

k 分散 : V

[入]

= V

[AD]

=

(Ab)

2k

k

X 、A八 ∞ nu n、、d

e

一入 ^一入/Ab

k-l

e 入 d入

p (X=x) =

x! r (k)

(Ab)

x! r _(k)

(Ab)k

3 ∞ x+k-l

- ( l+l / A い

入 e 、 /ハ �

1 "

d入

一

11

(16)

x (A b) í (x+k)

x ! í

r't\ じHn 、1/

(1+Ab)x+k

一 fill--lt\

(1-21)

( 1-22)

‘・ ‘・・ー.. ー・・ ...

ーデルタ関数分布一ーーー三角形関数分布

指数関数分布一一長方形関数分布

ーーーーガンマ関数分布(k=₂) ガンマ関数分布(k=1 6) 80

60

40

20 1∞

y=p

歩留まり

(%)

0

0 2 ₃ 4

平均欠陥個数平均欠陥個数と各種理論歩留まり

Fig. 1-6 Average number of defects and various theoretical yields

図1・6

このように、いくつかの欠陥分布の密度関数仮定によって、歩留まり式が導出されている。それぞこの図1-6から平均欠陥個数が小さいときは、すべてれの歩留まり曲線を示したのが図1-6である。

(17)

ガンマ関数分布が多く使用される理由は、 kが1のときは、指数関数と同じになり、 kを大きくすると、デルタ関数分布と同じ曲線を示し、すべての密度関数での歩留まり曲線をカバーしているためである。 V ^{L S}1製造現場の実態に合わせて、 kを決定すれば、実際の歩留まり値と良く一致することを意味している。

しかし、以上の理論は、すべて歩留まりの平均値である。そのため、通常V ^{L S}1製造の工程管理として、拡散プロセス上がりの1ロット単位の実際の平均歩留まり、あるいは、定期的に、以前集計した時点以降製造した平均歩留まりをもって、それが理論式以上であるか、以下であるかで良否判定している。それがどのように分布しているかどうかには、大きな注意がなされず、ぱらつきが大きいとか小さいとか感覚的判断に依っている。もしも、ある現象が正規分布している場合、その平均値と分散値によって、工程管理指数なるものが定義され、それで、製造工程を管理することができる。

そこで、従来は、 V ^{L S} 1製造のきめ細かな工程管理が困難であったが、著者は、歩留まりの分散式を導出して、実際の歩留まりの分散値と合致していることを示す。これによって、より正確な工程管理ができることを実証する。

13

(18)

1. 2. 2

VLSIの欠陥レベル

現在のVL S 1になされているテストは、 100%完全に故障を除去できるものではない。それが故に、ある確率で、故障をもっVL S 1デバイスを良品と見なしてしまう。この確率は、欠陥レベルと呼ばれ、 VL S 1の品質向上を図る上には重要な指標である。これについては、 Williamsが、 VL S 1チップ上の故障が2項分布しているとして、確率的に不良品を晃逃す割合を出した[9]。この欠陥レベルの理論式は、歩留まりと故障検出率(テストハターンで1チップ上の故障のどれだけを検出できるかの割合)から表わされ、最も有名な式となっている。しかし、実際のVL S 1製造現場における不良見逃し率と比較すると、この理論式は、大きな値を示す。その他の欠陥レベルの理論式としては、 AgrawalのVLSIチップ上の故障がホアソン分布しているとした式である[17Jo この式は、歩留まり、故障検出率と平均欠陥密度で表わされる。しかし、著者の研究によれば、欠陥レベルを実際の値に合わそうとすると、平均欠陥密度が大きくなり、歩留まり式での平均欠陥密度の4--5倍となり、

両者の整合性が取れなくなる[18Jo そのため、半導体メーカーでは、 Williamsの式を修正した経験的式を使用している場合が多い。著者も、 VL S 1製造で2回検査を行うことで、欠陥レベルは低減するという経験的近似式を提案した[19Jo

そこで、まず著者は、故障密度関数を定義して1回の検査における欠陥レベル式を求める。理論歩留まり式を導出するときには、欠陥自身がある関数で表わされる分布をしていると仮定した。同じように、故障自身も分布関数を持つのではなかろうか。それならば、欠陥分布関数と特性を同じくする故障分布関数を用いて、欠陥レベル式を導出する必要がある。そうすれば、歩留まり式と欠陥レベル式が同じ思想で導出されるであろう。さらに、現在米国SEMATECHは、歩留まり式の欠陥分布関数として、ガンマ関数分布を使うことを推奨している。それならば、故障分布関数をガンマ関数分布としたら、より精度の高い欠陥レベル式となるであろう。この課題に対して、著者は、ガンマ関数分布を始めとする5つの故障分布関数に対応する新しい欠陥レベル式を導出することができたので、

それを明らかにする。

;欠に、精度の高い品質管理を行うために、欠陥レベルの分散、そして欠陥レベル自身の分布関数を導出する必要がある。著者は、故障分布関数をガンマ関数分布としたとき、欠陥レベルの理論分散式を導出することができたので、それを明らかにする。

さらに、通常VL S 1製造現場では、ウエハ上のチップの検査とパッケージに封止した後の検査の 2回の検査がある。そうすれば、 2回の検査における欠陥レベル式が導出できれば、それは、検査に起因する市場不良率の予測値となる。これは、半導体メーカーの品質管理上、重要な値である。著者は、この理論式を始めて導出することができたので、それを明らかにする。そして、この理論値が実際の検査に起因する市場不良率と一致することを実証する。

(19)

ここでは、 VLSIの故障モデルと最も一般的欠陥レベル式を紹介する。

V L S Iの品質向上が困難な理由は、 VL S Iの歩留まりを 100%とできないことである。それは、 VL S I製造では、偶発的(必然的ではなく)に欠陥を必ずと言ってよいほど伴うからである。

そして、その欠陥によって、そのV^LS Iを使用する電子機器が正しく動作しないという故障が発生する。その故障は、図1-7のように分類されている。

DC故障

一仁

^縮退故障

マージン故障縮退故障短絡故障論理一

1

^時間故障

故障

斗

^{電気的干渉故障}

マージン故障縮退故障短絡故障アナログ故障

�

^解放故障

時間故障電気的干渉故障マージン故障

図1・7 故障モデル

Fig. 1-7 Fault model

ここで、 DC故障、論理機能故障とアナログ故障は、それぞれDCテスト、論理機能テストとアナログテストで検出される故障である。その中で、代表的な論理機能故障は、 VL S I内のゲートの入力/出力ノードが信号((0"または(( 1 "に固定されているとする縮退故障である。このほかに、回路の短絡や解放による故障がある。短絡故障は、隣接した配線同士で起こるために、レイアウトパターンに依存する。一方、 MOSトランジスタのゲート線が断線した解放故障では、出力電位が不安定になることもある。時間に関する故障は、遅延時聞が長すぎてタイミングに誤りが生じたり、ダイナミック回路の蓄積ノードで電荷が消失し、データの保持時聞が短くなるような場合である。メモリなどのアレイ構造の回路では、隣接するメモリセル間の干渉や同一ビット線上のメモリセル間の干渉などの干渉故障がある。マージン故障は、例えば、 1mA以上電流が流れるべき端子の電流がO. 8 m

Aし力、流れないとか、 2V以上で正しく動作すべき機能ブロックが2. 2 V以上でしか動作しないといったマージン不足の故障をいう。

別の故障分類は、故障個所の数の違いによる単一故障と多重故障、または永久的な固定的故障と不安定な物理現象による間欠的故障などがある。

本論文では、単一縮退故障を中心に考える。縮退故障とは、ゲートの入出力ノードがグランドや電源と短絡して、日0ぺまたは、(( 1 "に固定されているとする故障である。信号線の値が((0 " に固

15

(20)

定されているものをO縮退故障、rr 1 "に固定されているものを1縮退故障という。以降の説明では、

高レベル入力信号をrc1ぺ低レベル入力信号を日o JJ，高レベル出力信号をrr H JJ、低レベル出力信号を“L JJとする。次図1-8に簡単な回路でのO縮退故障と1縮退故障の検出可否を示す。

0縮退故障

/

、。一一

一

入力信号

一

。

図1-8 0縮退故障の例と故障検出の可否

出力信号 H H

Fig. 1-8 Exarnple of stuck-at 0 fault and ability of detection

出力期待値検出の可否 L 出力信号と出

不一致のため H 出力信号と出一致するため

力期待値が

、検出可能力期待値が

、検出不可能

信号"1 JJを入力した場合、出力期待信号は“LJJであるが、入力ノードにO縮退故障があるため、実際には入力信号は“OJJとなり、そのため、出力信号は(( H JJとなる。この出力信号 (( H JJは、出力期待信号は日LJJと異なるために、故障( 0縮退故障)が検出される。

信号日OJJを入力した場合、出力期待信号は(( H JJであるが、入力ノードにO縮退故障があったとしても、入力信号は"Q"で変わらず、出力信号も(( H JJとなる。この出力信号“H JJは、

出力期待信号は“H JJと差異がないため、故障(0縮退故障)は検出されない。

1縮退故障

>ひ一一

//

入力信号

ト一一一一一一一一

。

図1-9 1縮退故障の例と故障検出の可否

出力信号し

し

Fig. 1-9 Example of stuck-at 1 fault and ability of detection

出力期待値検出の可否

L 出力信号と出力期待値が一致するため、検出不可能 H 出力信号と出力期待値が

不一致のため、検出可能

信号“1JJを入力した場合、出力期待信号は"L" であるが、入力ノードに1縮退故障があったとしても、入力信号は“1JI で変わらず、出力信号も日L"となる。この出力信号rcL JIは、

出力期待信号はrcL"と差異がないため、故障(1縮退故障)は検出されない。

信号rcOJJを入力した場合、出力期待信号はrc H JIであるが、入力ノードに1縮退故障があるため、実際には入力信号は"1 JJとなり、そのため、出力信号はrcL"となる。この出力信号 rcL"は、出力期待信号は" H JIと異なるために、故障(1縮退故障)が検出される。

(21)

さらに、通常は、 VL S 1デバイス内に1個の縮退故障が存在し、他の故障の起こる可能性のある箇所は、正常であるという単一縮退故障モデルが使われ、まだ多重縮退故障が使われるに至っていない。単一縮退故障が代表的故障モデルとして使用される理由は、以下の通りである0

. テストハターン生成が比較的容易である。

多重縮退故障の場合、故障の組み合わせを考えると無限に近い値となり、故障を検出するテストパターンは、非常に長大なものになり、経済的に実用的でない。

-故障検証処理時間が非常に長い。

現在の単一縮退故障モデルの故障検証でも、ゲート数が大きくなると、検証に長時間の処理時間を要し、その時間を短縮するために、ランダム - サンフリング手法を使っているのが実状である。

そこで、多重縮退故障を故障検証するとなると、その処理時間は膨大なものになる。

多重縮退故障の起こる確率は、単一縮退故障の起こる確率に較べると、小さい。

N個の縮退故障の起こる可能性のある箇所をもっVLSIが×個の縮退故障(x重縮退故障) をもっ確率P(X=x)は、縮退故障の起こる確率をPとすると、次式(1-23)となる。

× 川川、I，ノ DI 4EE' ，，tk x DI ノ

N

×

dFIll--、1 一一、、J'

×

一一〉〈，，，E、、 DI

(1-23 )

そこで、歩留まりYが全て縮退故障で決定されると仮定すると、

y=p (X=O) = (1 -P) N

となり、単一縮退故障の起こる確率P1は、次式(1-25)である。

P1=P (X=1)ニNP(1-P)ト1.与[1 -( ¹-P) NJ ( 1 -P) N

= ( 1 - Y) Y ( 1-25 )

(1-24 )

また、 2個以上の多重縮退故障の起こる確率P2は、次式(1-26)となる。

P2=1-Y-P1 (1-26 )

そこで、歩留まりを80%とすると、単一縮退故障の起こる確率P1は16%、 2個以上の多重縮退故障の起こる確率P2は4%となる。また、歩留まりを90%とすると、単一縮退故障の起こる確率P1は9%、 2個以上の多重縮退故障の起こる確率P2は1%である。このことから、縮退故障の内訳的には、単一縮退故障がかなりの割合を示すことが分かる。さらに、単一縮退故障を検出するテストパターンが全く2個以上の多重縮退故障を検出できない訳ではないということである。実際のVL S 1製造現場においては、かなりの多重縮退故障が単一縮退故障を検出するテストハターンで除去されている実績がある。

いずれにしても、これらの故障は、 VL S 1の製造現場でテストという手段によって、完全に除去して出荷しなければならない。そこで、故障検出率Fを導入して評価する。

(22)

全故障数 (1-27 ) テストに使用するテストハターンで検出される故障数

F=

一般にVLSIの故障検出率は、 100%にはできない。そこで、テストによる不良品の晃逃し率、

あるいは、市場不良率の予測値である欠陥レベルを求めてみる[9]

0

いま、 VL S 1デバイス上に、 N個の故障が発生する可能性箇所があり、その中、 M個(M壬N) の故障は、製造工程上発生したら、テストで検出されるものとする。そして、故障の起こる確率(P ぃP 2イ・・、 PN)は、他の故障の発生する確率とは独立で、また、その確率は等しいとし、その値をPとする。

V L S 1デバイスが×個の故障を持つ確率P(X=x)は、次式(1-28)となる。

X

M川円ド

X

DI li--ノ

N

×

Jftfill-t、、、

一一× 一一V〈

D'

( 1-28) また、 ×個の故障のある箇所で、それを故障なしとされる確率は

M M

N-x N

1' 、‘hhtBBEE--tH6221

/

であるから、 N個中M個検査することによって、 ×個の故障を故障なしの良品とする確率Q(X = x)は、次式(1-29)となる。

(1-29 ) M

X

M川 Dt

x

D1 11111 /ノ

N

×

/ーーー\

一一

× 一一

〉〈

Q

N-x

、\Ilili--J/ノ

M 一

×

M川

//lli\

一一 ^X ^N-x

P ( 1 -P)

よって、 1個以上の故障を故障なしの良品とする確率PAは、次式(1-30)で表わされる。

M門川川 nr

Mn Dl \Ill-ノ

M 一

K

M川 /

、

M

1

トてムh

一一

八円 pa

=(1-P)M

Z (

^N

^J

^M

)

^pk ^{( 1 -P )}^N-M-K

(23)

=(1-P)M[1一(1-P)N-MJ=(1-P)Mー(1 -P ) N ( 1・30)

そこで、故障のあるV L S 1製品が良品として見逃される確率( 欠陥レベル)0 L は、真に良品である確率が( 1 -P) Nで表されるから、次式(1-31)となる。

P _A DL= -

(1-P)N +P A

M N

(1-P) -(1-P) (1_p)M

= 1一(1-P)N-Mニ1一(1 -^P) N ( 1 - M/ N ) ( 1-31) 歩留まりYは、 Y= (1-P) Nであり、故障検出率Fは、 F=M/Nで表されるから、故障のある製品が良品として晃逃される確率o Lは、次式(1-32)となる。

DL=1-y(l-F) (1-32)

この式は、有名な式で、いろいろの文献に参照されている。しかし、故障は、欠陥の具体的物理現象を表す訳であるから、故障も歩留まり式の導出で論じたと同じような分布をしているはずである。

前記式は、どのような分布を仮定しているのであろうか。この故障の分布式が明記されていないという問題がある。そこで、著者は、故障分布として、 1)デルタ関数分布、 2 )三角形関数分布、 3 ) 指数関数分布、 4 )長方形関数分布と5 )ガンマ関数分布の場合の欠陥レベル式を始めて導出したので、それを報告する。さらに、市場不良率の予測値は、従来式で平均値は予測できるが、どのくらいぱらつくのか、最悪ではいくらぐらいになるのか、最善ではどうかについての研究は、なされていなかった。著者は、故障分布式を用いた一般的欠陥レベルの導出とともに、この分散式も導出したので報告する。

19

(24)

1. 2. 3 VLSIの検査歩留まり

VLSIの製造過程においては、通常下記のように2回の検査を行って出荷している。

ウエハ投入ウエハプローピングテスト

VLSIデバイス出荷ファイナルテスト

図1-10 VLSI製造での検査工程

Fig. 1-10 Testing process of VLSI manufacturing

ウエハフロービングテストは、 VLSI製造の中間過程、すなわち拡散フロセス終了後行うテストで

・ウエハ上のVLSIチッフに対してテス卜を行い、不良デバイスを組み立てることと組み立て後に検査することの製造口スを防ぐ。

ウエハ上の不良VLSIチップの情報を分析することによって、その原因は拡散プロセスのどの段階にあるかを限定し、早期に拡散プロセス工程にフィードパックする。

・ウエハ上の不良VLSIチップに対して、可能ならば冗長救済回路で良品化する。

などの目的をもっ。

他方、ファイナルテストは、ハッケージされたデバイス出荷直前に行われ、

- 最終検査としての品質保証を行う。

- 不良デバイス情報を分析し、組み立て工程にフィードパックする。

などの目的をもっ。

そこで、次のような問題が発生する。

①この章の最初に述べた歩留まり式は、どの工程の歩留まりを表しているのか。

②ウエハプロービングテストの歩留まりとファイナルテストの歩留まりの聞には相関はないのか。あるとすれば、どういう関係式で表わされるか。

③故障検出率が100%でないテストでの歩留まりを検査歩留まりと定義するならば、ウエハブロービングテストの検査歩留まりとファイナルテストの検査歩留まりはどうなるのか。

以上の問題について、従来ほとんど研究されていなかった。著者は、始めて検査歩留まりを定義し、

その算出法を明らかにし、この理論値が実際の製造現場のデータとよく一致することを実証する。

(25)

1. 3

IDDQテスト

一般に、完全補完型CMOS回路においては、クロックと入力信号を止めた状態で電源端子の電流を測定する静止電源電流1DDQ (quiescent power supply cuπent)は、無欠陥VLSIデバイスにおいては数μA以下であり、デバイス内部の回路に欠陥があると、 IDDQが大きくなることがある。これを利用して、デバイス内部の種々の欠陥を検出しようとするのがIDDQテストである。

研究成果発表としては、まず最初に、解放故障に有効であるということで、 1 9 8 9年にSoden が1000テスト手法を提案した[1]。その後、短絡故障や遅延故障などの論理テストで検出できない故障にも有効であることが発表され、特に短絡故障については、大きな効果を発揮するということで、

多くの研究成果が発表された[20，21，22]。同時に、縮退故障にも有効であることが実証された[2] 0 しかし、従来のIDDQの研究の多くは、 IDDQテストの効果を実証するものや、 IDDQの実際の測定

値を示すもので、 IDDQテストの効果を定量的に表わす研究は、少ない。

そこで、著者は、縮退故障に限定して、 IDDQテストにより単一縮退故障検出率を向上させる割合を論理的に算出することに成功したので、それを明らかにする。そして、実際の設計段階での回路解析での単一縮退故障検出率の向上率と理論値がよく一致することを実証する。

次に、論理テストの故障検出率とIDDQテス卜による単一縮退故障検出率向上率の和を欠陥レベル式に導入することによって、欠陥レベルが大幅に低減されること、そして、その値が実際の検査に起因する市場不良率とよく合致していることを明らかにする。

ところで、システムL S 1の不良解析の基礎的手法は、不良箇所に異常リーク電流を発生させ、その異常リーク電流による発熱・発光を観測して、場所を特定する法である。しかし、この方法は多くの場合、デバイスの加工や破壊を伴い、解析に時間を要するのが普通である。そこで、 1000テストもリーク電流測定であり、故障があれば異常リーク電流が流れる。このことを利用すれば、 1000 テストは非破壊で短時間処理が可能な解析技術となる。この利点を利用して、 1000テストのよる解析技術、あるいは故障診断技術の研究が期待される。著者は、初めてスキャン回路のスキャンチエイン部の不良箇所を1000テストによって特定する手法を考案したので、それを実証結果とともに紹介する。

21

(26)

ここで、まず簡単なIDDQテストの効果を示す。

次図1-11にゲートと電源問に欠陥(両者が抵抗で接続されている)がある場合のIDDQ の値を例として示す。この図の場合、ゲート波形が(( ₁"のとき、 Nチャネルトランジスタは正しくオンし、

Pチャネルトランジスタは正しくオフする。その結果、出力は、正しく、日L"となり、電源電流も無欠陥とみなす微少値を示す。しかし、ゲート波形が“0"のときは、ゲートと電源の接続によって、

ゲー卜電圧は、正しく日0"を保てない。いま、それが(( ₁"と日OJJの中間レベルであるとすれば、

NチャネルトランジスタとPチャネルトランジスタとも同時にオンし、出力も((HJJと (( L JJの中間レベルになるし、電源から接地回路へ貫通電流が流れ、電源電流としては、異常電流値を測定することになる。

欠陥

ゲート波形

無欠陥時の出力波形

L

欠陥ありの出力波形

無欠陥時の1_DDO

欠陥ありの1_DDO

図 1-11 無欠陥VLSIデバイスと欠陥VLSIデバイスのIDDQ

Fig. 1-11 IDDQ ofnon-defective VLSI device and defective VLSI device

このように、 IDDQテストの特徴は、

( a )縮退故障に対して、故障検出率が低い場合、それを補完するo

VLSI内部に縮退故障があれば、異常IDDQが流れるように制御してやれば故障が検出

(27)

できる。そのことによって、低い縮退故障検出率が実質的にIDDOテストによって向上する。

( b )縮退故障以外の故障に対しても、有効である。

通常の故障モデルに反映しにくい、あるいは、反映されない故障や欠陥にも対応できる。

縮退故障以外の短絡故障と解放故障、あるいは、遅延故障、リーク電流に対しても有効である[1 ][2] 0

( _c)故障検出率が高い。

電源端子をモニターすることで、高い可観測性が得られ、 1回テス卜することで、そのとき VLSI内のゲートの入力/出力ノードは、日0"か日1"のどちらかに固定されているので、ノードの約1/2の故障が検出される。

( d )テストハターン生成が容易である。

VLSI内部の故障の影響を出力端子まで伝搬する必要がなく、内部ノードを日OJJと日1JJ に制御するだけでよいから、比較的短いテストパターンで故障や欠陥の検出が可能である。

しかし、短所として ( _e)テスト時聞が長い。

微少電流測定(μAオーダー)が必要なため、測定1回当たりの時聞がかかる場合がある。

また、 VLSIデバイスによっては、ゲー卜電圧変化に伴う過渡電流が落ち着くまで、時間がかかるものがある。

( f )デバイスにより、適用効果に差がある。

完全補完型CMOS回路でなかったり、クロックを静止することのできない(例えば、内部にPLL回路や自励発信回路を持つなど)回路、電源電流が常時流れる回路(アナログ回路やダイナミック回路など)や論理テストでも故障検出率の上げられない可制御性の低いデバイス、あるいは、プルアップ/プルダウン入出力端子のある場合は、テスト回路の追加が必要である。

;欠に、研究成果発表されているIDDQテストの効果を次図1-12で示す。図では、すべての不良をスキャン不良、機能テスト不良と1 DDQテス卜不良、そして、複数のテストで同時に不良となる割合を示したものである。

別の報告でも、論理テストハターンと1 DDQテス卜の両方で不良となるものが2/3弱、 1 DDQ テストのみで不良となるものが1/3弱で論理テストパターンのみで不良となるものが4%であるということが示されており、図1-12の結果とほぼ合致している。そこで、図1-12で、不良VLSIの内、 IDDO テストと単一縮退故障検出テストの両方で不良となるものが全体の61%あることを示された。それならば、単一縮退故障検出率が低いとき、 IDDOテストを行えばよい。そのためには、

IDDOテストによる単一縮退故障検出率への寄与率を理論的に示す必要がある。そうすれば、 IDDO テストをどのパターンで行えばよいか、また、それによって、単一縮退故障検出率がどのくらい向上したか、さらに、市場不良率の予測値である欠陥レベルがどのくらい低減したかが分かる。この問題

(28)

について、従来は明らかにされていなかった。そこで、著者は、単一縮退故障検出率へのIDDQテストの寄与を表わす理論的式を導出する。さらに、 IDDQテストを行った場合の欠陥レベルについて理論式を導出する。これによって、単一縮退故障検出率が不充分な場合、どのようなテストハターンで、実際に1 DDQテストを行えば、実質的単一縮退故障検出率が上がるか、そして、その値がい

くらになるかを明らかにする。

O. 8%

O. 4%

IDDQテスト不良 2. 8%

図1・12 不良品のテスト毎の分布 Fig. ^1-12Di stribution offailed devices

注) 論理回路は、組み合わせ回路と順序回路に別れる。組み合わせ回路は、ある時間時点で、加えられた入力信号に対して、一義的に出力信号が決定される論理回路であり、順序回路は、内部に記憶回路(レジス夕、フリップフロップなど)を含んだ論理回路で、ある時点の出力信号は、その時点に加えられた入力信号とそれ以前に加えられた入力信号系列 (それによって、決定される内部状態)によって、決定される回路である。スキャン設計は、基本的には順序回路を組み合わせ回路に変更する回路を追加して、テストを簡単にする代表的テスト容易化設計の一つである。図のスキャン不良は、スキャン設計して組み合わせ回路を検査して不良と検出されたもので、機能テスト不良は、テスト回路を使用せず、

順序回路の検査を実施したときの不良を表わす。

i 組み合わせ回路論理回路

l

l 順序回路

図1-13 論理回路の分類

Fig. 1-13 Definition of logi c ci rcu its

(29)

1. 4

マイクロフロセッサのテスト

マイクロプロセッサのテストについての研究は、高速動作するように設計されたデバイスをいかに高精度に測定するかと、故障を完全に除去するために設計するテスト回路をいかに設計すれば、高速動作の障壁とならないかが、従来からの重点項目である。そして、最近の主なテスト容易化回路としては、スキャン設計、内蔵メモリのB _{1 S}T (Built-in self test :自己診断テス卜)とロジック部のB

1 S T が発表されている[2，14，15J 0 そして、これらのテスト容易化回路を組み合わせて、品質向上

を図っている実証結果が示されている。そのため、テスト回路が不充分、あるいはテスト回路が施されていない場合の論理機能テストについての研究は少ない。この1つの理由は、マイクロプロセッサ発明時より、機能テストは、技術者が頭で考え、人手でテストパターンを作成してきたので、各半導体メーカーにそれなりのノウハウとテクニックが蓄積されていることがある。

しかし、著者は、古くて依然として新しい課題のある機能テストの研究を行った。

まず、マイクロプロセッサの特殊な命令については、新しい故障検出率となるフラグチェック率を定義し、それを向上させることが必要であることを述べる。また、マイクロプロセッサの命令実行のアドレスについても、アドレスの組み合わせを考えた新しいテスト手法を提案する。

次に、マイクロフロセッサのテストにおいて、命令のサンプリングと言う新しい考えに基づく命令の組み合わせテストによる故障検出率向上手法を提案する。そして、実際のマイクロプロセッサのテスト生成アルゴリズムとして使用し、従来行われてきた手法と比較して、故障検出率、ハターン長と処理時間で効果的であることを実証している。

(30)

マイクロフロセッサは、最初、電子機器の制御用の汎用品として、そして、広範囲の分野の用途別論理回路を周辺回路として集積したカスタム品として使用され、最近では、システムL S 1として、

その中に複数のCPUを内蔵し、 1チッフで電子機器のシステムすべての制御を受け持つように進展してきた。マイクロプロセッサのコアは、このように広く大量に使用されるために、その経済性を考えると、いかに小さく設計するか、そして、いかに高速に動作させるかが重要であった。そのため、

テストの考慮が不充分な時代が長く続いた。しかし、拡散プロセスの微細化に伴い、テストの困難さの認識がなされ、さらに、システムL S 1の中にマイクロプロセッサのコアの面積が占める割合が低下したこともあって、現在では、マイクロプロセッサのコアと言えどもスキャン設計が施されるようになった。しかし、マイクロプロセッサのコアにテスト回路を挿入することは、高速動作の障壁となることとマイクロプロセッサのコアの複雑な順序回路にスキャン・フリップフロップを組み込むことが技術的にかなり困難なこともあって、完全なスキャン(フルスキャン)回路が施されていないのが実情である。AMD社のマイクロプロセッサAMD-K7においても、全体回路の9割しかスキヤノ・

フリッフフロップが挿入されていない[3]⁰

表1-4 非スキャン - フリップフロップとスキャン - フリップフロップの割合

非スキャン・フリップフロップスキャン - フリップフロップ

割合 1O. 2%

89. 8%

さらに、完全スキャン設計が施された回路に対する不良分布である図1-12を加工して、スキャン不良と機能テスト不良の割合を示したのが次図1-14である。スキャン設計によるテストのみでは、

完全に故障を除去することができないことを表わしている。故障を完全に除去するには、必ず機能テストが必要である。

機能テスト不良

図1-14 不良品のテスト毎の分布

Fig. 1-14 Distribution of fai] ed devi ces

しかるに、組み合わせ回路(スキャン回路)に対するテストハターン生成アルゴリズムに関しては、

過去盛んに研究され、現在ほぼ100%に近い故障検出率が得られるようになってきている。他方、

順序回路のテストパターン生成アルゴリズムも研究されているが、完全なアルゴリズムは発表されていない。それで、マイクロプロセッサの機能テストパターンは、技術者が頭で考えて人手で作成するしかない。これでは、テストパターン作成に多くの労力を要するので、順序回路のテストハターン生成アルゴリズムの考案、せめてマイクロプロセッサの機能テストハターン生成アルゴリズムの考案が

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