一向、、、
_/ D
この内部回路のA、 B、 CとDに故障を設定したならば、 完全なテストハターンは、 次表3-1とな る。 ここで、 次表3-2のようなテストパターンでテストしたとする。 そうすると、 Aの1縮退故障、
BのO縮退故障と1縮退故障、 CのO縮退故障が検出されないために、 単一縮退故障検出率Fは、 F
=4/4x2=50%となる。 そこで、 パターン番号3でIDDQテストを行うと、 Aの1縮退故障 とBのO縮退故障が検出される。 よって、 見かけ上の故障検出率は、 6/8=75%に向上する。 さ
4国'ー
らに 、 ハターン番号6でIDDQテストを行うと、 Bの1縮退故障、 CのO縮退故障が検出され、 見 かけ上の故障検出率は、 100%となり、 テストは完全なものになる。
表3-1 完全なテストハターン
Tab. 3-1 Perfect test pattem
J'\ターン番号 A B C D
。 。 。 し
2 。 。 H
3 。 。 L
4 。 し
5 。 。 L
6 。 H
7 。 H
8 H
表3-2 不完全なテストハターン Tab. 3-2 Imperfect test pattem
A B C D
。 。 し
。 H
55
a回ー-3. 2 縮退故障検出率向上への寄与
いま、 1個以上の故障を故障なしの良品として受け入れる確率を求める ことによって、 IOOQテ ストの縮退故障検出率の寄与率を示す。
いま、 VL S Iデバイス上に、 N個の故障が発生する可能性箇所があるとする。 そして、 故障の起 こる確率( pぃ P2イ ・ -、 P N)は、 他の故障の発生する確率とは独立で、 また、 その確率は等し
いとし、 その値をPとする。そうすると、 VLSIデバイスが×個の故障を持つ確率P(X=X)は、
歩留まりをYとすると、 デバイス全体で故障の起こる確率が1-Yであるから、 次式(3-1 )となる。
X M川 p'
X Dt \ilノ
N
×
/lli\ Vl
-
×一一 V〈 DI
(3-1 )
他方、 VLSIデバイス上に、 N個の故障が発生する可能性箇所があり、 M個(M壬N)の故障は、
製造工程上発生したら、 テスト で検出されるものとする。 また、 M個の故障は、 VLSIデバイス上 lこ一様に分布していると仮定する。そして、 n個の故障の中、 ×個の故障を正確に検出する確率Q(X
= x)を考える。 いま、 ×として、 実現し得る値は、 0と、 nとMの内小さい方の値との任意の整数 であるが、 n �三Mとする。 n個の故障から×個を検出するには
III-r
n
×
/Illi--1、、
通りのやり方がある。 同様に、 残るM-x個の故障なしの箇所をN-n個の中から選び出す方法は 全部で
通りである。
よって、 検査された故障ありの箇所と故障なしの箇所とはどう組み合わせてもいいのだから、 n個 の故障の中、 ×個の故障を正確に検出する確率Q (X=x)は、 超幾何分布の次式(3-2)で与えられ ることになる。
Q (X=x) =
(: )に )
(: ) (3・2)
よって、 n個の故障のある箇所で故障なしの良品とされる確率は、 x=oとして
，..ーー
(
N:
n)
( : )
(N-n) ! M! (N-M) M! (N-n-M) M川
(N-n) ! (N-M) ! 一
N! (N-n (N-n-M) (3-3)
となるが、 NミM+nとすれば、
(N-n) ! (N-M) (N-M-1) Q (X=O) =
(N-n-M+1) (N-n-M) N (N-1) (N-n+1) (N-n) ! (N-n-M) !
(N-M) (N-M-1) (N-n-M+1 ) 一
N (N-1) (N-n+1 )
(1-M/N) (1-M/N-1/N) ・・・ (1-M/N-n/N+1/N) 一
1 (1-1/N) (1-n/N+1/N) (3-4 )
そこで、 Nが充分大きく、 故障検出率FがF =M/Nであるから
Q (X=O) = (1-F) n (3-5)
よって、 1個以上の故障を故障な し の良品として受け入れる確率PAは、 次式(3-6)と表される[6]。
N N
PA =L P (X=n)Q(X=O)=L P (X=n) (1-F)n (3-6 )
n=1 n=1
そこで、 V L S Iデバイス上に、 N個の故障が発生する可能性箇所があるとする。 そして、 この N個の故障は、
( a)単一縮退故障検出率Fのテストハターンで、 N個の故障中M個の単一縮退故障を検出できる ものとする。
( b )同様に、 N個の単一縮退故障は、 静止電源電流 で検出できるものとする。
しか も、 その際、 故障のあるノードは、 そのノードがCC O)JからCC 1 )J， あるいは、“1JJか
らμOJJへの信号変化が入力信号によって、 制御することができれば、 完全に検出し得るも のとする。 す なわち、 あるノードのO縮退故障は、 そのノード信号を CC1日にすれば、 異常 IDDQが流れて検出されるし 、1縮退故障は、そのノード信号を日OJJ にすれば、異常IDDQ が流れて検出できる。 しかるに、 トグル率Tを
57
個目・B
“0))状態と ((1 ))状態で測定するノードの累積数
一一TI
(3・7) 全ノード数x2
とする。 ただし、日0) )から 日0))、日1 ))からf(1 JJへ遷移するノードは、 累積しない。
N個の故障中m個の単一縮退故障をIDDOテストで検出 トグル率Tのテストハターンで、
( c )
m個の故障は、 デバイス上に一様に分布するものとする。
できる。 また、
( d )単一縮退故障の総故障数は、 全ノードx2と等しい。
( e )単一縮退故障検出率Fのテストパターンでのテストとトグル率TのテストハターンでのI DDOテストは独立に行われる。
と仮定する。
N個の故障が発生する可能性箇所があるとする。 そして、 故障の起 V L S Iデバイス上に、
いま、
また、 その確率は等し P N)は、 他の故障の発生する確率とは独立で、
P 2、 、 こる確率(P 1
いとし、 その値をPとする。 そうすると、 VLSIデバイスが×個の故障を持つ確率P(X=X)は、
歩留まりをYとすると、 デバイス全体で故障の起こる確率が1-Yであるから、 次式(3-8)となる。
N N-x
( 1 -P ) P (X=X) = (1-Y)
(3-8)
× ノ
M個(M壬N)の故障は、
N個の故障が発生する可能性箇所があり 他方、 VLSIデバイス上に、
IDDQテスト m個(m壬N)の故障は、
単一縮退故障を出力信号判定テストハターンで、 そして、
X=X1+X2個の故障を正確に検出する確率Q n個の故障の中、
で検出されるものとする。 そして、
nとMの内小さい方の値との任意の
×として、 実現し得る値は、0と、
(X = X)を考える。 いま、
×個の故障を正確に検 n個の故障の中、
n �三mとする。 そうすると、
整数であるが、 いま、n�M、
出する確率Q (X=X)は、 次式(3-9)で表わされる。