Vivado Design Suite ユーザーガイド: エンベデッドプロセッサハードウェアデザイン (UG898)

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Vivado Design Suite

ユーザー

ガイド

エンベデッド

プロセッサ

ハードウェア

デザイン

UG898 (v2016.3) 2016 年 10 月 5 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料に

よっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきまし

ては、必ず最新英語版をご参照ください。

UG898 (v2016.4) 2016 年 11 月 30 日

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次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2016 年 10 月 5 日 2016.3 第3 章の「I/O 設定」に Zynq® UltraScale+™ MPSoC デバイスのセキュアデジタル (SD)

ホストコントローラーおよび PJTAG インターフェイスの説明を追加。

第3 章の「クロック設定」をアップデート。

第4 章「エンベデッドデザインでの MicroBlaze プロセッサの使用」を若干変更。

第7 章の「ザイリンクスパラメーター指定マクロ (XPM) メモリ」を追加。

2016 年 4 月 27 日 2016.1 第3 章「エンベデッドデザインでの Zynq UltraScale+ MPSoC の使用」を追加。

第4 章の「MicroBlaze 設定ウィザード : アドバンスモード」を追加。その他のマイナーな編集上の修正。

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第 1 章: 入門

概要 . . . 5 ハードウェアおよびソフトウェアフローの概要 . . . 5 エンベデッドプロセッサデザインのフロー . . . 7

第 2 章: エンベデッドデザインでの Zynq-7000 プロセッサの使用

概要 . . . 8

Vivado IDE での Zynq-7000 デバイスの設計 . . . 8

Zynq ブロックデザインと [Re-customize IP] ダイアログボックスの概要 . . . 12

プログラマブルロジック (PL) の使用 . . . 31

Vivado ピンプランナーでの PS I/O の表示 . . . 46

Vivado IDE で生成されたエンベデッドファイル . . . 46

ソフトウェア開発キット (SDK) の使用 . . . 47

第 3 章: エンベデッドデザインでの Zynq UltraScale+ MPSoC の使用

概要 . . . 49

Vivado IDE での Zynq UltraScale+ デバイスの設計 . . . 49

Zynq UltraScale+ MPSoc の [Re-customize IP] ダイアログボックスの概要 . . . 52

第 4 章: エンベデッドデザインでの MicroBlaze プロセッサの使用

MicroBlaze プロセッサデザインの概要 . . . 78 MicroBlaze プロセッサを含む IP インテグレーターデザインの作成 . . . 79 MicroBlaze 設定ウィザード . . . 82 MicroBlaze プロセッサのクロストリガー機能 . . . 103 カスタムロジック . . . 107 エンベデッド IP カタログ . . . 108 接続 . . . 108

第 5 章: MIG コアを含むデザイン

概要 . . . 115 メモリ IP の追加. . . 115

第 6 章: IP インテグレーターのリセットおよびクロックトポロジ

概要 . . . 126 MIG コアを含まない MicroBlaze デザイン . . . 127 MIG コアを含む MicroBlaze デザイン . . . 130 PL ロジックを含まない Zynq デザイン . . . 135 PL ロジックを含む Zynq デザイン . . . 137

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第 7 章: UpdateMEM を使用した BIT ファイルの MMI および ELF データでのアップデート

概要 . . . 144 UpdateMEM . . . 145 メモリ (MEM) ファイル . . . 147 ブロック RAM メモリマップ情報 (MMI) ファイル . . . 148 ザイリンクスパラメーター指定マクロ (XPM) メモリ . . . 155

付録 A: その他のリソースおよび法的通知

ザイリンクスリソース . . . 156 参考資料 . . . 156 トレーニングリソース . . . 157 お読みください: 重要な法的通知 . . . 157

(5)

第 1 章

入門

概要

この章では、Vivado® Design Suite フローを使用して、 Zynq®-7000 All Programmable (AP) SoC デバイスまたは

MicroBlaze™ プロセッサを使用したエンベデッドデザインをプログラムする方法の概要を説明します。エンベデッドシステムは複雑です。エンベデッドデザインのハードウェア部分とソフトウェア部分は、それ自体がプロジェクトです。1 つのシステムとして機能するようにこれら 2 つのデザインコンポーネントを統合すると、追加の課題が出てきます。FPGA デザインプロジェクトを追加すると、さらに複雑になります。デザインプロセスを単純にするため、ザイリンクスでは複数のツールセットを提供しています。基本的なツール名、プロジェクトファイル名、これらのツールの略称を、知っておくと有益です。 Vivado 統合設計環境 (IDE) には、プロセッサベースのデザインを統合するための IP インテグレーターツールが含まれています。このツールをザイリンクスソフトウェア開発キット (SDK) と合わせて使用することで、マイクロプロセッサベースのシステムとエンベデッドソフトウェアアプリケーションを設計およびデバッグするための統合環境が提供されています。エンベデッドプロセッサおよび SDK、ハードウェア/ ソフトウェアクロストリガー、およびデザインのデバッグを

使用する例は、『Vivado Design Suite チュートリアル: エンベデッドプロセッサハードウェアデザイン』 (UG940) [参

照1] を参照してください。このチュートリアルでは、 Vivado IP インテグレーターを使用してエンベデッドプロセッ

サデザインを構築し、 SDK および Vivado ロジック解析を使用してデザインをデバッグします。

ハードウェアおよびソフトウェアフローの概要

Vivado ツールでは、プロセッサに基づいて、プログラム用のフローが提供されています。 Vivado IDE では、接続を

画像で示す IP インテグレーターを使用して、デバイスを指定し、ペリフェラルを選択し、ハードウェアを設定でき

ます。

Zynq-7000 AP SoC では、 Vivado IP インテグレーターを使用して、ハードウェアプラットフォーム情報を XML 形式

のアプリケーションとして、ほかのデータファイルと共に取り込みます。これらの情報がソフトウェアデザイン

ツールで使用され、ボードサポートパッケージ (BSP) ライブラリの作成と設定、コンパイラオプションの推論、プ

ログラマブルロジック (PL) のプログラム、 JTAG 設定の定義など、ハードウェアに関する情報を必要とする操作が

自動化されます。Zynq-7000 AP SoC ソリューションを使用すると、 1 つの SoC でプログラマブルロジックと共に

ARM Cortex A9 デュアルコアがエンベデッドブロックとして提供されているので、エンベデッドデザインの複雑さが軽減されます。

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ザイリンクスでは、Zynq-7000 AP SoC および MicroBlaze プロセッサデバイス用のソフトウェアアプリケーションの開発およびデバッグのために、次のデザインツールを提供しています。 • ソフトウェア IDE • GUI ベースのコンパイラツールチェーン • JTAG デバッガーこれらのツールを使用すると、OS を必要としないベアメタルアプリケーションと、オープンソース Linux OS 用アプリケーションの両方を開発できます。Vivado IP インテグレーターには、コンフィギュレーション設定、レジスタメモリマップ、プログラマブルロジック (PL) ファブリック内の関連ロジックなど、プロセッシングシステム (PS) およびペリフェラルに関する情報が取り込まれます。その後、PL 初期化用のビットストリームを生成できます。ソフトウェアソリューションとしては、 Cortex-A9 プロセッサをサポートするサードパーティソースからも、次のようなツールが提供されています。 • ソフトウェア IDE • コンパイラツールチェーン • デバッグおよびトレースツール • エンベデッド OS およびソフトウェアライブラリ • シミュレータ • モデルおよび仮想プロトタイプツールサードパーティツールソリューションによって、その統合レベルおよび Zynq-7000 デバイスの直接サポートは異なります。

SDK の詳細および Zynq デバイスのプログラムについては、『Zynq-7000 All Programmable SoC ソフトウェア開発者向

けガイド』 (UG821) [参照 2] を参照してください。 SDK はスタンドアロン製品で、https://japan.xilinx.com からダウン

ロードできます。

図1-1 に、エンベデッドハードウェアのツールフローを示します。

X-Ref Target - Figure 1-1

図 1-1: ハードウェアデザインツールからソフトウェアツールへのハンドオフ Configure PS Generate Bitstream (optional) Hardware Handoff X12 502 PS Configuration Hardware Specification File (XML) BRAM Configuration (BMM) PL Configuration (bitstream) Export to Software Tools Add IP

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エンベデッドプロセッサデザインのフロー

エンベデッドプロセッサデザインの全体的なフローは、次のようになります。

1. 新しい Vivado Design Suite プロジェクトを作成します。

2. IP インテグレーターツールでブロックデザインを作成し、 Zynq Processing System 7 IP コアまたは MicroBlaze プ

ロセッサと、その他のザイリンクス IP またはユーザーのカスタム IP をインスタンシエートします。

3. 最上位ラッパーを作成して、ブロックデザインを最上位 RTL デザインにインスタンシエートします。

4. 最上位デザインを合成およびインプリメンテーションし、ハードウェアを SDK にエクスポートします。

5. ソフトウェアアプリケーションを作成し、 SDK で ELF (Executable Linkable File) ファイルをハードウェアデザイ

ンに関連付けます。

6. UpdateMEM を使用して、 ELF およびブロック RAM のメモリマップ情報 (MMI) と、ハードウェアデバイス

ビットストリームに統合します。

(8)

エンベデッドデザインでの Zynq-7000 プロ

セッサの使用

概要

この章では、Zynq®-7000 All Programmable (AP) SoC デバイスを使用する場合の Vivado® Design Suite フローについて

説明します。

ここに示す例では、ザイリンクス ZC702 Rev 1.0 評価ボードをターゲットとし、 Vivado Design Suite のバージョンは

2016.3 を使用しています。

重要_{: Vivado IP インテグレーターは、 Zynq デバイスおよび MicroBlaze™ プロセッサをターゲットとするデザインを}

含むエンベデッドプロセッサデザインを作成するための、 XPS (Xilinx® Platform Studio) に代わるツールです。 XPS

では MicroBlaze プロセッサをターゲットとするデザインのみがサポートされます。 IP インテグレーターも XPS も

Vivado 統合設計環境 (IDE) から使用できます。

Vivado IDE での Zynq-7000 デバイスの設計

Zynq-7000 AP SoC デバイスの設計は、 Vivado IDE を使用した場合と、 ISE® Design Suite およびエンベデッド開発キッ

ト (EDK) を使用した場合で異なります。

Vivado IDE では、エンベデッド開発に IP インテグレーターを使用します。 IP インテグレーターは、 GUI ベースのインターフェイスで、複雑な IP サブシステムを統合できます。

複雑なデザインに対応するため、Vivado IDE の IP カタログからさまざまな IP が提供されています。

IP カタログにカスタム IP を追加することもできます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグ

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Zynq-7000 プロセッサを含む IP インテグレーターデザインの作成

IP インテグレーターで [Create Block Design] をクリックし、 [Create Block Design] ダイアログ

ボックスにデザイン名を入力します。

ブロックデザインは、プロジェクトの一部として作成するか、 [Directory] で指定した別のディレクトリに作成でき

ます。

[Specify source set] のプルダウンメニューからソースタイプを指定することもできます。ブロックデザインキャン

バス (図2-2) が開きます。

図 2-1: [Create Block Design] ダイアログボックス

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1. 空のブロックデザインキャンバスで、[Add IP] ボタンをクリックして IP カタログから IP を追加します (図2-3)。または、キャンバス上で右クリックして [Add IP] をクリックします。

2. [Add IP] をクリックすると検索ボックスが表示されるので、図2-4 に示すように [ZYNQ7 Processing System] を検

索して選択します。

図 2-3: ブロックデザインキャンバスへの IP の追加

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ZYNQ7 Processing System IP を選択してダブルクリックすると、Vivado IP インテグレーターでデザインに IP が追

加され、図2-5 に示すようにプロセッシングシステムのグラフィックが表示されます。

Tcl コマンド :

create_bd_cell -type ip -vlnv xilinx.com:ip:processing_system7:5.5 processing_system7_0

3. ZYNQ7 Processing System のグラフィックをダブルクリックすると、 [Re-customize IP] ダイアログボックス

(図2-6) が表示されます。

図 2-5: デフォルトの ZYNQ7 Processing System のグラフィック表示

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ブロックデザインの内容を確認します。 [Zynq Block Design] ページの緑色のブロックは設定可能です。緑色のブロックをクリックすると、そのブロックのオプションを設定するページが開きます。これらのページは、

11 ページの図 2-6 の左側の Page Navigator から選択することもできます。

Zynq ブロックデザインと [Re-customize IP] ダイアログ

ボックスの概要

Page Navigator から設定可能なオプションの詳細は、『Zynq-7000 All Programmable SoC テクニカルリファレンスマ

ニュアル』 (UG585) [参照 6] を参照してください。次のセクションでは、 Page Navigator の選択オプションを簡単に説

明します。

プロセッシングシステム (PS) とプログラマブルロジック (PL) 間の設定

[PS-PL Configuration] ページには、次のようなオプションがあります。

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12 ページの図 2-7 に示すダイアログボックスの上部には、次の 4 つのボタンあります。

• [Documentation]: 資料メニューが開き、製品ガイド、 IP 変更ログ、 Zynq に関する資料を検索できるザイリンクス

ウェブサイトにアクセスできます。開くのは英語サイトです。ブラウザーの URL の www.xilinx.com を japan.xilinx.com に変更すると日本語サイトが表示されます。

• [Presets]: 使用可能なプリセットオプションに関する情報を表示します。 ZYNQ7 Processing System の現在の設定

をファイルに保存したり、既存の設定を適用してそれを基にプロセッサの現在のインスタンスを設定できます。

プリセットは、ターゲットボードに適用することもできます。使用可能なオプションは、図2-8 に示すように、

[Defalut]、 [Microzed]、 [ZC702]、 [ZC706]、 [ZedBoard] です。

• [IP Location]: IP は、プロジェクトディレクトリ内に作成するか、リモートディレクトリに作成できます。

• [Import XPS Settings]: XPS ベースのプロジェクトからの Zynq プロセッサの設定を記述した XML ファイルがある

場合は、このボタンをクリックしてその設定をインポートし、Zynq プロセッサをすばやく設定できます。

図 2-8: プリセットオプション

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一般設定

[General] を展開すると、次のオプションが表示されます。

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MIO および EMIO の設定

Page Navigator で [Peripheral I/O Pins] または [MIO Configuration] をクリックすると、 I/O ピンを表示および設定できます。

Zynq-7000 PS では、 20 以上のペリフェラルを使用できます。これらのペリフェラルは、デバイスの専用 MIO (Multiplexed I/O) に直接、または EMIO (Extended Multiplexed I/O) を介してファブリックに配線できます。

このページでは、MIO の I/O 規格およびスルーレート設定も選択できます。ペリフェラルをオンにすると、その I/O

ペリフェラルブロックにチェックマークが表示されます。ブロックデザインには、ペリフェラルがイネーブルか

ディスエーブルかのステータスが表示されます。

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[MIO Configuration] ページでも同様に設定できます (図2-12)。

7Z010 CLG225 の MIO および EMIO の詳細は、『Zynq-7000 All Programmable SoC テクニカルリファレンスマニュア

ル』 (UG585) [参照 6] の第 2 章「信号、インターフェイス、ピン」を参照してください。

ピンの制限

7Z010 CLG225 デバイスで使用可能な 32 個の MIO ピンにより、 PS の機能が次のように制限されます。 • MIO を使用した場合、 USB またはイーサネットコントローラーのいずれかのみが使用可能です。 • SDIO からはブートできません。 • NOR/SRAM とのインターフェイスはありません。 • NAND フラッシュの幅は 8 ビットに制限されます。

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バンク設定

ペリフェラルを選択すると、そのペリフェラルの各 I/O 信号が該当する MIO ロケーションに表示されます。このセ

クションは主に、さまざまなペリフェラルの I/O 規格を選択するのに使用します。 PS MIO I/O バッファーは 2 つの電

圧ドメインに分けられ、それぞれのドメイン内で各 I/O を個別にプログラムできます。次の 2 つの I/O 電圧バンクがあります。 • 0:15 ピンを含むバンク 0。 • 16:53 ピンを含むバンク 1。各 MIO ピンは、次の電圧信号用に個別にプログラムできます。 • 1.8 および 2.5/3.3 ボルト • CMOS シングルエンドまたは HSTL 差動レシーバーモード重要_{: バンク全体を同じ電圧にする必要がありますが、ピンには異なる I/O 規格を設定できます。}

[MIO Configuration] ページで MIO を設定すると、 [Zynq Block Design] ページのペリフェラルの図で MIO の選択を確認できます。ウィンドウの左側に、使用可能なペリフェラルがリストされます。ペリフェラルのチェックマークは、そのペリフェラルが選択されていることを示します。

フラッシュメモリインターフェイス

[Re-customize IP] ダイアログボックスの [MIO Configuration] ページで、次のいずれかを選択します。 • 「クワッド SPI フラッシュ」

• 「SRAM/NOR フラッシュ」

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クワッド SPI フラッシュ

図2-13 に、クワッド SPI フラッシュで設定可能なオプションを示します。リニアクワッド SPI フラッシュコントローラーの主な機能は、次のとおりです。 • シングルまたはデュアル 1x および 2x 読み出しをサポート • プログラム、読み出し、およびコンフィギュレーションを含むすべてのデバイス操作が可能な I/O モード用 32 ビット APB 3.0 インターフェイス • 読み出し操作用の 32 ビット AXI リニアアドレスマップインターフェイス • シングルチップセレクトラインをサポート • 書き込み保護信号をサポート • 4 ビットの双方向 I/O 信号 • x1、 x2、および x4 の読み出し速度 • x1、 x2、および x4 の書き込み速度 • マスターモードで最大 100 MHz のクワッド SPI クロック • クワッド SPI の読み出し効率を改善するための 252 バイト入力の FIFO の深さ • 最大 128 Mb の集積度のクワッド SPI デバイスをサポート • 2 つの並列のクワッド SPI デバイスを含むデュアルクワッド SPI をサポート

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リニアアドレスマップモードには、次の機能もあります。 • AXI インターフェイスを介した標準読み出し専用メモリアクセス • 最大 2 つの SPI フラッシュメモリ • 1 つのメモリで最大 16 MB、 2 つのメモリで 32 MB のアドレス空間 • 4 つの AXI 読み出し受諾機能 • AXI のインクリメントおよびラップアドレスバースト読み出し • 標準メモリ読み出しを SPI プロトコル (またはその逆) に自動的に変換 • シリアル、デュアル、クワッド SPI モード

SRAM/NOR フラッシュ

SRAM/NOR コントローラーの機能は、次のとおりです。 • 8 ビットデータバス幅 • 最大 26 個のアドレス信号 (64 MB) の 1 チップセレクト • 最大 25 個のアドレス信号 (32 MB + 32 MB) の 2 チップセレクト • 16 ワード読み出しおよび 16 ワード書き込みデータの FIFO • 8 ワードコマンド FIFO • チップごとに選択可能なプログラマブル I/O サイクルタイミング • 非同期メモリ操作モード

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NAND フラッシュ

NAND コントローラーの機能は、次のとおりです。 • 1 チップセレクト信号を含む 8/16 ビットの I/O 幅 • ONFI 仕様 1.0 • 16 ワード読み出しおよび 16 ワード書き込みデータの FIFO • 8 ワードコマンド FIFO • I/O サイクルタイミングをプログラム可能 • ECC アシスト • 非同期メモリ操作モード

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クロック設定

Zynq-7000 デバイスのクロックを設定するには、次のいずれかの方法を使用します。

• Page Navigator で [Clock Configuration] をクリックします。

• [Zynq Block Design] ページで [Clock Generation] ブロックをクリックします。

図2-17 に [Clock Configuration] ページを示します。

図 2-16: クロック設定

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図2-18 に、 [Clock Configuration] ページでオプションを展開表示したところを示します。

PS のクロッキングの詳細は、『Zynq-7000 All Programmable SoC テクニカルリファレンスマニュアル』 (UG585) [参

照6] を参照してください。 [Clock Configuration] ページでは、ペリフェラルのクロックを設定できます。 PS のペリ

フェラルでは、通常内部 PLL または外部クロックソースからクロックソースを選択できます。ほとんどのクロック

で PLL を選択してクロックを生成できます。

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注記: 特定のペリフェラルの周波数は、入力周波数、同じ PLL から駆動されるほかのペリフェラルの周波数、アーキテクチャでの制限など、多くの要因によって異なります。ツールで選択される M 値と D 値の詳細は、ログファイルに含まれます。

DDR の設定

DDR は、次のいずれかの方法で設定できます。

• Page Navigator で [DDR Configuration] をクリックします。

• [Zynq Block Design] ページで [DDR2/3, LPDDR2 Controller] ブロックをクリックします。

DDR メモリコントローラーでは DDR2、 DDR3、 DDR3L、および LPDDR2 デバイスがサポートされ、 AXI メモリ

ポートインターフェイス - DDR インターフェイス (DDRI)、トランザクションスケジューラを含むコアコントロー

ラー (DDRC)、デジタル PHY を含むコントローラー (DDRP) の 3 つの主なブロックで構成されます。

DDRI ブロックは、 4 つの 64 ビット同期 AXI インターフェイスを介して同時に複数の AXI マスターをサービスしま

す。それぞれの AXI インターフェイスに専用のトランザクション FIFO が含まれます。 DDRC には 2 つの 32 入力

CAM (Content Addressable Memory) が含まれ、 DDR メモリ効率を最大限にする DDR データサービススケジューリングが実行されます。これには、レイテンシの短いチャネル用のフライバイチャネルも含まれ、 CAM を介さずに DDR メモリにアクセスできます。 PHY でコントローラーからの読み出しおよび書き込み要求が処理され、ターゲット DDR メモリのタイミング制約内で特定の信号に変換されます。PHY ではコントローラーからの信号を使用して内部信号が生成され、その内部信号がデジタル PHY を使用してピンに接続されます。 DDR ピンは PCB 信号トレースを使用して DDR デバイスに直接接続されます。システムは、DDRI を使用し、次の 4 つの 64 ビット AXI メモリポートを介して DDR にアクセスします。

• 1 つの AXI ポートは CPU および ACP の L2 キャッシュ専用です。

• 2 つのポートは AXI_HP インターフェイス専用です。 • AXI インターコネクトのその他のマスターは 4 番目のポートを共有します。 DDRI はこの 8 つのポート (読み出し用 4 つ、書き込み用 4 つ) からの要求を調整 (アービトレーション) します。アービタは要求を選択し、それを DDR コントローラーおよびトランザクションスケジューラ (DDRC) に渡します。このアービトレーションは、要求が待機状態である時間、要求の重要度、および要求が前の要求と同じページ内にあるかどうかなどの状況に基づいて実行されます。 DDRC は、読み出しフローと書き込みフローのどちらでも、 1 つのインターフェイスを介して DDRI から要求を受信します。読み出し要求にはタグフィールドが含まれていますが、 DDR はこれをデータと共に戻します。 DDR コントローラー PHY (DDRP) は DDR トランザクションを駆動します。図2-20 に、 DDR コントローラーの設定を示します。

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注記: 8 ビットインターフェイスはサポートされていませんが、 8 ビットポートを使用して 16/32 ビットインターフェイスを作成することはできます。

GIC - 割り込みコントローラー

GIC (Generic Interrupt Controller) は、次のいずれかの方法で設定できます。

• Page Navigator で [Interrupts] をクリックします。

• [Zynq Block Design] ページで [GIC] ブロックをクリックします。

図 2-20: DDR コントローラーの設定

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図2-22 に、割り込みポートの設定ページを示します。

GIC は、 PS および PL から CPU に送信される割り込みを管理する集中型リソースです。コントローラーは、プログラムされたとおりに割り込みソースをイネーブルまたはディスエーブルにし、優先順位を付けて、選択した CPU に

送信します。CPU インターフェイスは、それに応じて次の割り込みを受信します。コントローラーでは、セキュリ

ティ重視のシステムをインプリメントする際のセキュリティ拡張もサポートされています。

コントローラーは、ARM Generic Interrupt Controller Architecture バージョン 1.0 (GIC v1) (ベクターなし) をベースにし

ています。

CPU のプライベートバスは、一時的な妨害やインターコネクトでのボトルネックを回避してレジスタにアクセスし、高速な読み出し/書き込み応答を可能にします。

すべての割り込みソースが割り込み分配器に集められ、優先度の高い割り込みが個々の CPU に送信されます。

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GIC を使用することで、 1 つの割り込みで複数の CPU をターゲットとしても、一度に 1 つの CPU のみが割り込みを受信するようにできます。すべての割り込みソースには、割り込み ID 番号と、設定可能な優先順位およびターゲッ

ト CPU のリストが含まれています。

Zynq-7000 デバイスのロジックブロックに関する情報は、『Zynq-7000 All Programmable SoC テクニカルリファレンス

マニュアル』 (UG585) [参照 6] および『Zynq-7000 All Programmable SoC ソフトウェア開発者向けガイド』 (UG821) [参

照2] を参照してください。

PS および PL 間のインターコネクト

AXI_HP インターフェイス

4 つの AXI_HP インターフェイスは、 DDR および OCM メモリへの高帯域幅のデータパスを持つ PL バスマスターを提供します。各インターフェイスには、読み出しおよび書き込み用に 2 つの FIFO バッファーが含まれます。 PL からメモリへのインターコネクトでは、高速 AXI_HP ポートが 2 つの DDR メモリポートまたは OCM のいずれかに配

線されます。AXI_HP インターフェイスは、バッファー機能を強調して AXI FIFO インターフェイス (AFI) と呼ばれ

ることもあります。

重要_{: PL ロジックが通信できるようにするため、 LVL_SHFTR_EN を使用して PL レベルシフターをイネーブルにす}

る必要があります。

Page Navigator で [PS-PL Configuration] をクリックして [HP Slave AXI Interface] オプションを展開し、これらのイン

ターフェイスをイネーブルにしてください (図2-24)。

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このインターフェイスは、PL マスターと、 DDR やオンチップ RAM を含む PS メモリの間に高スループットデータパスを提供します。主な機能は次のとおりです。 32 ビットまたは 64 ビットデータ幅のマスターインターフェイス (ポートごとに個別にプログラム) • 32 ビットインターフェイスモードでアライメントされた転送を効率的に 64 ビットにダイナミック拡張 (AxCACHE を使用して制御可能) • 32 ビットインターフェイスモードでアライメントされていない 32 ビット転送を 64 ビットに自動拡張 • 書き込みコマンドの解放しきい値をプログラム可能 • PL - PS 間のすべての AXI インターフェイスで非同期クロック周波数のクロック乗せ換えが可能 • 読み出しおよび書き込みの両方に 1 KB (128 × 64 ビット ) データ FIFO を使用してレイテンシの長い転送を円滑化 • PL ポートから QoS 信号を使用可能 • PL に対して使用可能なコマンドおよびデータ FIFO のフィルレベルカウント • 標準 AXI 3.0 インターフェイスをサポート • 読み出しコマンドと書き込みコマンド別に、インターコネクトへのコマンド発行をプログラム可能 • 14 ～ 70 個のコマンド (バースト長に依存) の範囲で大容量のスレーブインターフェイス読み出しを受諾可能 • 8 ～ 32 個のコマンド (バースト長に依存) の範囲で大容量のスレーブインターフェイス書き込みを受諾可能

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AXI_ACP インターフェイス

アクセラレータコヒーレンシポート (ACP) は、プログラマブルロジックマスターにオプションのコヒーレンシお

よび L1/L2 キャッシュを使用してレイテンシの短いアクセスを提供します。

システムの観点からは、ACP インターフェイスの接続は APU CPU と似ています。接続が似ていることから、 ACP

は APU ブロックの外側でリソースアクセスを直接競い合います。

重要_{: PL ロジックが通信できるようにするため、 LVL_SHFTR_EN を使用して PL レベルシフターをイネーブルにす}

る必要があります。

[Zynq Block Design] で [64b AXI ACP Slave Ports] ブロックをクリックし、 AXI_ACP を設定します。

または、[PS-PL Configuration] をクリックして [ACP Slave AXI Interface] を展開します。

図2-26 に、 ACP AXI スレーブインターフェイスの設定を示します。

図 2-25: AXI_ACP ブロック

(29)

AXI_GP インターフェイス

AXI_GP には、次のような機能があります。 • 標準 AXI プロトコル • データバス幅: 32 • マスターポート ID 幅: 12 • マスターポート発行能力: 8 読み出し、 8 書き込み • スレーブポート ID 幅: 6 • スレーブポート受諾能力: 8 読み出し、 8 書き込みこれらのインターフェイスは、マスターインターコネクトおよびスレーブインターコネクトのポートに直接接続されます。複雑な FIFO バッファーを使用してパフォーマンスおよびスループットを増加する AXI_HP とは異なり、追加の FIFO バッファーは使用されません。このため、パフォーマンスはマスターインターコネクトとスレーブインターコネクトによって制限されます。これらのインターフェイスは、汎用目的のみに使用され、高パフォーマンスを達成するためのものではありません。重要_{: PL ロジックが通信できるようにするため、 LVL_SHFTR_EN を使用して PL レベルシフターをイネーブルにす} る必要があります。

[Zynq Block Design] で次のブロックをクリックし、 AXI_GP インターフェイスを設定します。

または、Page Navigator で [PS-PL Configuration] をクリックして、 [GP Master AXI Interface] および [GP Slave AXI

Interface] オプションを展開します。

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図2-28 に、 GP AXI マスターおよびスレーブの設定を示します。

PS-PL クロストリガーインターフェイス

エンベデッドクロストリガー (ECT) は、クロストリガーのメカニズムです。 ECT を使用することにより、 CoreSight

コンポーネントはトリガーを送受信し、ほかのコンポーネントと通信できます。ECT は、次の 2 つのコンポーネントと共にインプリメントされます。 • クロストリガーマトリックス (CTM) • クロストリガーインターフェイス (CTI) 1 つまたは複数の CTM を組み合わせて、複数チャネルを持つイベントブロードキャストネットワークを形成します。CTI は、 1 つまたは複数チャネルでイベントを検出し、受信したイベントをトリガーにマップし、トリガーを

CTI に接続された 1 つまたは複数の CoreSight コンポーネントに送信します。また、接続された CoreSight コンポーネ

ントからのトリガーをまとめてマップして、それらを 1 つまたは複数チャネルのイベントとしてブロードキャストします。CTM および CTI はどちらも、コントロールおよびアクセスクラスの CoreSight コンポーネントです。 ECT は、次を使用して構成されます。 • 4 つのブロードキャストチャネル • 4 つの CTI 注記: パワーダウンはサポートされません。

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クロストリガーは、ZYNQ7 Processing System の [Re-customize IP] ダイアログボックスで [PS-PL Configuration] ページの [PS-PL Cross Trigger Interface] を展開し、チェックボックスをオンにするとイネーブルにできます。

プログラマブルロジック (PL) の使用

PL は、ユーザーがコンフィギュレーション可能な機能を持つ豊富なアーキテクチャを提供します。コンフィギャラブルロジックブロック (CLB) • 6 入力ルックアップテーブル (LUT) (LUT 内にメモリ機能あり ) • レジスタおよびシフトレジスタの機能 • カスケード可能な加算器 36 Kb ブロック RAM • 最大 72 ビット幅までのデュアルポート • デュアル 18 Kb としてコンフィギュレーション可能 • プログラマブル FIFO ロジック • ビルトインエラー訂正回路

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DSP デジタル信号処理: DSP48E1 スライス • 25 × 18 の 2 の補数の乗算器/アキュムレータの高解像度 (48 ビット ) シグナルプロセッサ • 対称フィルターアプリケーションを最適化するため各加算器で 25 ビットの消費電力削減 • アドバンス機能: オプションのパイプライン処理、オプションの ALU、カスケード専用バスクロック管理 • スキューの小さいクロック分配用の高速バッファーおよび配線 • 周波数合成および位相シフト • ジッターの少ないクロックの生成およびジッターフィルター設定可能 I/O • 高パフォーマンスの SelectIO™ テクノロジ • シグナルインテグリティを向上するためのパッケージ内の高周波数デカップリングキャパシタ • 低消費電力、高速の I/O 操作用にトライステートにできるデジタル制御インピーダンス

• HR (High Range) I/O で 1.2 ～ 3.3V をサポート

• HP (High Performance) I/O で 1.2V ～ 1.8V をサポート (7z030、 7z045、および 7z100 デバイス)

低消費電力のギガビットトランシーバー • 7z030、 7z045、および 7z100 デバイス • 最大 12.5 Gb/s まで処理可能な高パフォーマンストランシーバー (GTX) • チップ間インターフェイス用に最適化された低消費電力モード • アドバンス送信プリエンファシス/ポストエンファシス、レシーバーリニア (CTLE)、追加マージン用の適応等化を含む判定帰還等化 (DFE) アナログ/デジタルコンバーター (XADC) • デュアル 12 ビット 1 MSPS アナログ/デジタルコンバーター (ADC) • 最大 17 個の柔軟性のあるユーザー設定可能なアナログ入力 • オンチップまたは外部基準オプション • オンチップ温度 (±4℃ 最大誤差) および電源 (±1% 最大誤差) センサー • ADC 測定に継続 JTAG アクセス PCI Express デザイン用統合インターフェイスブロック (7z030、 7z045、および 7z100 デバイス用) • エンドポイントおよびルートポート機能を含む PCI Express ベースの仕様 2.1 と互換性あり • Gen1 (2.5 Gb/s) および Gen2 (5.0 Gb/s) 速度をサポートアドバンスコンフィギュレーションオプション、アドバンスエラーレポート (AER)、エンドツーエンド CRC (ECRC)

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カスタムロジック

Vivado IP パッケージャーを使用すると、ユーザーおよびサードパーティの IP (Intellectual Property) を Vivado IDE の Vivado IP カタログから使用できるようにすることができます。このように準備されたサードパーティ IP は、 Vivado Design Suite のデザインにインスタンシエートできます。

Vivado Design Suite の IP パッケージフローを使用して IP を開発すると、ザイリンクス IP、サードパーティ IP、また

はカスタマー開発 IP のどれでも Vivado Design Suite で同様に使用できます。

IP の開発時には、 IP パッケージャーを使用して IP ファイルと関連データを ZIP ファイルにパッケージ化します。この生成された ZIP ファイルを Vivado Design Suite の IP カタログにインストールすると、パラメーターを選択して IP

をカスタマイズし、IP インスタンスを生成できるようになります。詳細は、『Vivado Design Suite ユーザーガイド : IP

インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 5] および『Vivado Design Suite チュートリアル:

IP インテグレーターを使用した IP サブシステムの設計』 (UG995) [参照 8] を参照してください。推奨: IP をユーザーに渡す前に IP のパッケージに問題がないことを確認するため、各 IP モジュールで IP ユーザーフローを完全に実行し、IP が使用可能な状態であるかどうかを検証することをお勧めします。

Zynq-7000 プロセッシングシステムのシミュレーション

Zynq-7000 バスファンクションモデル (BFM) では、 Zynq-7000 ベースのアプリケーションの論理シミュレーションがサポートされます。BFM は、 PS-PL インターフェイスおよびプロセッシングシステム (PS) ロジックの OCM/DDR メモリを模倣することにより、プログラマブルロジック (PL) の機能検証を可能にします。この BFM は暗号化され

た Verilog モジュールのパッケージとして提供されています。 BFM の操作は、 Verilog 構文ファイルの Verilog タスク

のシーケンスにより制御されます。

機能

• ピン互換性のある、Verilog ベースのシミュレーションモデル • すべての AXI インターフェイスをサポート ° AXI 3.0 に準拠 • 分散メモリモデル (DDR 用) および RAM モデル (OCM 用) • Verilog タスクベースの API

• Vivado Design Suite で提供

• ブロッキングおよびノンブロッキングの割り込みをサポート

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アプリケーション

Zynq-7000 BFM は、 Zynq-7000 PS ロジックのシミュレーション環境を提供するもので、通常デザインの ZYNQ7 Processing System ブロックに置き換わるものです。 Zynq-7000 BFM モデルには、次のような機能があります。

• AXI BFM マスター API 呼び出しにより PS マスターから開始されるトランザクション • PS スレーブからインターコネクトモデルを介した OCM および DDR メモリのモデルで終了するトランザクション • FCLK リセットおよびクロック供給サポート • PL から PS への入力割り込み • PS レジスタマップ Zynq BFM の詳細は、『Zynq-7000 バスファンクションモデルデータシート』 (DS897) を参照してください。

エンベデッド IP カタログ

Vivado IP カタログは、 IP の検索、詳細情報の確認、関連資料の表示を実行可能な統合リポジトリです。 Vivado IP カ

タログにサードパーティ IP またはカスタマー IP を追加すると、 Vivado Design Suite フローからその IP にアクセスで

きるようになります。

図2-30 に、 Vivado IDE の IP インテグレーター内の IP カタログを示します。

(35)

設計アシスタンスを使用した接続

ZYNQ-7000 PS または Zynq UltraScale+ MPSoC を設定したら、デバイスのプログラマブルロジック (PL) 部分に含め

るほかの IP をインスタンシエートできます。 IP インテグレーターキャンバスを右クリックし、 [Add IP] をクリックします。 Vivado IP インテグレーターには、 IP サブシステムデザインの残りの部分を完了させるため、ブロックオートメーションおよびコネクションオートメーションという 2 つのビルトイン機能があります。これらの機能を使用すると、基本的なマイクロプロセッサシステムを IP インテグレーターツールで作成し、ポートを外部 I/O ポートに簡単に接続できます。

ブロックオートメーション

ブロックオートメーションは、 Zynq-7000 AP SoC、 Zynq UltraScale+ MPSoC、 MicroBlaze プロセッサなどのマイクロ

プロセッサ、または一部の階層 IP を IP インテグレーターツールのブロックデザインにインスタンシエートする際

に使用できます。

図2-31 に示されている [Run Block Automation] をクリックすると、単純な Zynq プロセッシングシステムを簡単に作

成できます。

(36)

[Run Block Automation] ダイアログボックスには、図2-32 に示すように、オートメーションで使用可能なオプション

が表示されます。ターゲットリファレンスボードを使用している場合は、 [Apply Board Preset] チェックボックスを

オンにすると、ボードプリセットをイネーブルにできます。

[OK] をクリックすると、ブロックオートメーション機能により、図2-33 のような基本的なシステムが作成されます。

図 2-32: ZYNQ7 Processing System ブロックの [Run Block Automation] ダイアログボックス

(37)

[Run Block Automation] ダイアログボックスの [Cross Trigger In] および [Cross Trigger Out] で適切な機能を選択すると、クロストリガー機能をイネーブルにできます。

[Cross Trigger In] および [Cross Trigger Out] のデフォルト値は [Disable] ですが、 [Enable] または [New ILA] を選択すると、クロストリガーを使用できます。

[Cross Trigger In] および [Cross Trigger Out] で [Enable] を選択すると、 ZYNQ7 のクロストリガーピンが 1 つだけ使用可能になります。これらのピンへの接続は、ユーザーが指定する必要があります。

図 2-34: [Run Block Automation] ダイアログボックスのクロストリガー機能オプション

(38)

[New ILA] を選択すると、クロストリガーピンがイネーブルになるだけでなく、 ILA (Integrated Logic Analyzer) コアにも接続されます。 Vivado IP インテグレーターでは、ZC702 のようなザイリンクスターゲットリファレンスプラットフォームを使用している場合、ボードオートメーション機能も提供されます。詳細は、43 ページの「IP インテグレーターでのプラットフォームボードフロー」を参照してください。この機能を使用すると、IP のポートがターゲットボードの FPGA ピンに接続されます。 IP は適切に設定され、ユーザーの選択に基づいて I/O ポートに接続されます。ボードオートメーションでは、物理制約が必要な IP に対して自動的に物理制約が生成されます。図2-33 で、外部 DDR および FIXED_IO インターフェイスが外部ポートに接続されていることを確認してください。

コネクションオートメーション

IP インテグレーターでキャンバス上にインスタンシエートされた IP の間に可能な接続が検出された場合、コネクションオートメーション機能を使用できます。

図2-37 では、 ZYNQ7 Processing System IP と共に AXI BRAM Controller と Block Memory Generator IP がインスタンシ

エートされています。

IP インテグレーターで AXI BRAM Controller と ZYNQ7 Processing System IP の間に可能な接続が検出されるので、コ

ネクションオートメーション機能を使用できます。

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[Run Connection Automation] をクリックすると、次が実行されます。

• AXI Interconnect、 Block Memory Generator、および Processor System Reset IP がインスタンシエートされます。

• AXI Interconnect を使用して AXI BRAM Controller が ZYNQ Processing System IP に接続されます。

• Processor System Reset IP が図2-38 に示すように正しく接続されます。

図 2-37: [Run Connection Automation] 機能を使用した接続

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手動接続

図2-39 に、 ILA SLOT_0_AXI を、監視する必要のある AXI インターフェイスに接続する方法を示します。これは、

手動で実行できます。

カーソルを IP ブロックのインターフェイスまたはピンコネクタの近くに移動すると、カーソルの形が鉛筆形に変わ

ります。IP ブロックのインターフェイスまたはピンコネクタをクリックし、接続先ブロックにドラッグします。

(41)

I/O ポートの手動作成と接続

Vivado IP インテグレーターでは、手動で外部 I/O ポートを作成できます。ピン、バス、またはインターフェイス接

続を選択すると、信号およびインターフェイスを外部 I/O ポートに接続できます。

手動で I/O ポートを作成して接続するには、ブロック図のポートを右クリックして、次をクリックします。

• [Make External]: Ctrl キーを押しながらクリックして複数のピンを選択してから、 [Make External] をクリックでき

ます。このコマンドにより、IP のピンがブロックデザインの I/O ポートに接続されます。

• [Create Port]: クロック、リセット、 uart_txd などのインターフェイス以外の信号を接続するのに使用します。

[Create Port] を使用すると、入力/出力、ビット幅、タイプ (clk、 reset、または data) の指定をユーザーが制御しやすくなります。クロックの場合、入力周波数も指定できます。

• [Create Interface Port]: 機能を共有する信号をグループ化するインターフェイスポートを作成します。

たとえば、S_AXI は複数のザイリンクス IP のインターフェイスポートです。このコマンドを使用すると、イン

ターフェイスタイプおよびモード (マスターまたはスレーブ) の指定をより詳細に制御できます。

設計アシスタンス

IP インテグレーターでは、 AXI ストリーミングインターフェイスが AXI メモリマップドインターフェイスに接続

される際に、設計アシスタンスが提供されます。図2-40 の例では、ストリーミングインターフェイスを含む FIR

Compiler IP を ZYNQ7 Processing System のスレーブ ACP ポートに接続しようとしています。

(42)

設計アシスタンスを使用するには、図2-41 に示すように、 FIR Compiler の M_AXIS_DATA インターフェイスピンと ZYNQ7 Processing System の S_AXI_ACP ポート間を直接接続します。

[Make Connection] ダイアログボックスが開き、ストリームバスインターフェイス /fir_compiler_0/M_AXIS_DATA がメモリマップドバスインターフェイス

/processing_system7_0/S_AXI_ACP に接続されることを確認するメッセージが表示されます。また、ストリーミングインターフェイスとメモリマップドインターフェイスのクロック供給オプションも設定できます。デフォル

トは [Auto] です。

図 2-41: 設計アシスタンスの起動

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設計アシスタンスにより、高周波数/中周波数転送用に設定された DMA コアがインスタンシエートされ、設定後に [OK] をクリックすると、設定に基づいて接続されます。

設計アシスタンスにより AXI Subset Converter、 AXI Direct Memory Access、 AXI Interconnect がインスタンシエートさ

れ、FIR Compiler のストリーミングインターフェイスと PS7 の ACP インターフェイスが接続されます。AXI4-Stream

Subset Converter は、互換性に若干の問題がある AXI4-Stream 信号セットを接続するためのソリューションを提供し

ます。IP には、インターフェイスごとに設定可能な AXI4-Stream 信号が含まれ、一貫した方法で 1 つの信号セット

を別の信号セットに変換できます。

IP インテグレーターでのプラットフォームボードフロー

Vivado Design Suite では、ボードが自動的に認識されます。ターゲットボードに含まれるさまざまなコンポーネント

が認識されるので、IP をカスタマイズして、そのボードのコンポーネントに接続されるように IP をインスタンシエートおよび設定できます。現在のところ、複数の 7 シリーズボードおよび Kintex UltraScale ボードがサポートされています。 IP インテグレーターでは、ボードに存在するコンポーネントすべてが [Board] ウィンドウに表示されます。このウィンドウを使用して必要なコンポーネントを選択し、IP インテグレーターで提供される設計アシスタンスを使用すると、ブロックデザインを選択したボードコンポーネントに簡単に接続できます。 I/O 制約はすべてこのフローの一

部として自動的に生成されます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP

サブシステムの設計』 (UG994) [参照 5] のこのセクションを参照してください。

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[Address Editor] ウィンドウでのメモリマップ

ブロックデザインにインスタンシエートされたペリフェラル (スレーブ) のメモリマップは自動的に割り当てられま

すが、アドレスを手動で割り当てることもできます。このデザインのアドレスマップを生成するには、次を実行し

ます。

1. ブロック図の上にある [Address Editor] タブをクリックします。

2. ツールバーの [Auto Assign Address] をクリックします。

アドレスは、[Offset Address] および [Range] 列に値を入力して手動で設定することもできます。詳細は、『Vivado

Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 5] のこのセク

ションを参照してください。

ヒント: [Address Editor] ウィンドウは、バスマスターとして機能する IP (Zynq-7000 AP SoC、 Zynq UltraScale+ MPSoC

など) がデザインに含まれている場合にのみ表示されます。

デザインルールチェックの実行

Vivado IP インテグレーターでは、デザインを作成中にリアルタイムで基本的な DRC が実行されます。ただし、デザイン作成中にエラーが発生することがあります。たとえば、クロックピンの周波数が正しく設定されていないなどです。包括的な DRC を実行するには、 [Validate Design] ツールバーボタンをクリックします。警告およびエラーがない場合は、それらがなかったことを示すメッセージが表示されます。

ブロックデザインの最上位デザインへの統合

ブロックデザインを完成してデザインを検証したら、次の 2 つの手順を実行してデザインを完成させます。 • 出力ファイルの生成 • HDL ラッパーの作成

出力ファイルを生成すると、Vivado IDE の [Sources] ウィンドウにその IP のソースファイルと適切な制約が作成されます。

プロジェクト作成時にターゲット言語として指定した言語に応じて、IP インテグレーターにより適切なファイルが

生成されます。Vivado IDE で特定の IP のソースファイルを指定したターゲット言語で生成できない場合は、コン

ソールにそれを示すメッセージが表示されます。

(45)

出力ファイルの生成

出力ファイルを生成するには、次のいずれかを実行します。

• [Sources] ウィンドウの [Design Sources] フォルダー階層を展開してデザインを右クリックし、 [Generate Output

Products] をクリックします。

• Flow Navigator の [IP Integrator] の下の [Generate Block Design] をクリックします。

ブロックデザインで使用されるすべての IP に対して、ソースファイルおよび最適な制約が生成されます。ソース

ファイルは、プロジェクト作成中または [Project Settings] ダイアログボックスで指定したターゲット言語に基づいて

生成されます。出力ファイルの生成については、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用し

た IP サブシステムの設計』 (UG994) [参照 5] のこのセクションを参照してください。

HDL ラッパーの作成

IP インテグレーターのブロックデザインは、それより上位のデザインに統合できます。これには、デザインを上位

の HDL ファイルにインスタンシエートします。

上位にインスタンシエートするには、Vivado IDE の [Sources] ウィンドウでブロックデザインを右クリックし、

[Create HDL Wrapper] をクリックします。 Vivado には、 HDL ラッパーを作成する際に 2 つの選択肢があります。 • Vivado でラッパーを作成して自動的にアップデートされるようにするオプション (デフォルト ) • ユーザーが変更可能なスクリプトを作成して、ユーザーが編集および管理できるようにするオプション。このオプションを選択した場合、ブロックデザインでポートレベルの変更を加えるたびに、ラッパーをアップデートする必要があります。

図 2-45: HDL ラッパーの作成

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これにより、IP インテグレーターサブシステムの最上位 HDL ファイルが生成されます。これで、デザインをエラボレーション、合成、インプリメンテーションなどのデザインフローで使用できます。

Vivado ピンプランナーでの PS I/O の表示

PCB ピンプランニングのガイドラインおよびこれらのデバイスのデザインについては、『Zynq-7000 All

Programmable SoC PCB デザインガイド』 (UG933) [参照 9] を参照してください。

Vivado IDE で生成されたエンベデッドファイル

Vivado IP インテグレーターから Zynq-7000 または Zynq UltraScale+ MPSoC プロセッサハードウェアデザインを SDK

にエクスポートすると、IP インテグレーターで次のファイルが生成されます。

これらの生成ファイルの詳細は、『Zynq-7000 All Programmable SoC ソフトウェア開発者向けガイド』 (UG821) [参照 2]

または『Zynq UltraScale+ MPSoC ソフトウェア開発者向けガイド』 (UG1137) [参照 3] を参照してください。

表 2-1: IP インテグレーターで生成されるファイルファイル説明 system.xml _{SDK を起動するとデフォルトで開き、システムのアドレスマップを表示します。} ps7_init.c ps7_init.h Zynq プロセッシングシステムの初期化コードと、 DDR クロック、 PLL、 MIO の初期化設定が含まれます。SDK では、プロセッシングシステム上でアプリケーションを実行できるように、プロセッシングシステムを初期化する際にこれらの設定が使用されます。プロセッシングシステムの設定の中には、 ZC702 評価ボード用に固定されているものもあります。 ps7_init.tcl INIT ファイルの Tcl バージョンです。 ps7_init.html _{INIT ファイルは初期化データを記述します。}

Vivado Design Suite ユーザー ガイド: エンベデッド プロセッサ ハードウェア デザイン (UG898)