EMI_DG_010-4.1
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外部メモリ・インタフェース・ハンドブック ISO 9001:2008 Registered 外部メモリ・インタフェースは、今日の高速メモリ・デバイスの様々なタイミング 要件を満たすことを確保することが困難な場合があります。アルテラはシステム・ タイミングのマージンを最大化するためのソース・シンクロナスと自己キャリブ レーション回路の組み合わせを採用する外部メモリ物理層（PHY）インタフェース IP（ALTMEMPHY と UniPHY）を提供することにより、この課題を解決します。 この PHY インタフェースは、Quartus®II TimeQuest タイミング・アナライザのタイミング
が制約と分析するるプラグ・アンド・プレイのソリューションです。 ALTMEMPHY と UniPHY IP、および Arria® II、Arria V、Cyclone®III、Cyclone IV、Cyclone V、Stratix®III、
Stratix IV、および Stratix V FPGA で提供される多数のデバイスの機能は、外部メモリ・ インタフェースの実装を簡素化します。 このドキュメントに記載されたすべての Stratix III および Stratix IV デバイスの情報は、それぞれの HardCopy®III と HardCopy IV
デバイスに適用可能です。 この章では、全体的な外部メモリ・インタフェースの性能を決定する様々なタイミ ング・パスを説明します。また、PHY IP は、これらのパスを解析するために使用す るタイミング制約と前提条件についても説明します。 f この章では、ALTMEMPHY と UniPHY IP に基づいて外部メモリ・インタフェースのタイ ミング制約に重点が置かれます。ALTDQ_DQS と ALTDQ_DQS2 メガファンクションに 基づいて外部メモリ・インタフェースと他のソース・シンクロナス・インタフェー スのタイミング制約と解析について詳しくは、Quartus II ハンドブックvolume 3 の 「AN 433: Constraining and Analyzing Source-Synchronous Interfaces」 および 「Quartus II
TimeQuest Timing Analyzer」 の章を参照してください。
外部メモリ・インタフェースのタイミング解析は、次の理由でのみ TimeQuest タイミ ング・アナライザでサポートされます。
■ ウィザードで生成されたタイミング制約のスクリプトは、TimeQuest アナライザの みをサポートします。
■ Classic Timing Analyzer は、ソース・シンクロナス出力の分析を提供しません。例え ば、ライト・データ、アドレス、およびコマンド出力です。
■ Classic Timing Analyzer は、詳細な立ち上がりと立ち下がり遅延解析をサポートしま せん。 外部メモリ・デバイスに FPGA インタフェースの性能は、次の項目に依存します。 ■ リード・データパスのタイミング ■ ライト・データパスのタイミング ■ アドレスとコマンド・パスのタイミング ■ タイミングをストロー部するクロック（DDR と DDR2 SDRAM の tDQSS および QDR II と QDRII+ SRAM の tKHK#H） 6? 2012? EMI_DG_010-4.1
■ リード再同期化パス・タイミング（Arria II、Arria V、Stratix III、Stratix IV、および Stratix V デバイスの DDR、DDR2、および DDR3 SDRAM に適用可能） ■ リード・ポストアンブル・パス・タイミング（Stratix II デバイスの DDR および DDR2 SDRAM に適用可能） ■ ライト・レベリング・パス・タイミング（ ALTMEMPHY 付きの DDR3 SDRAM および UniPHY 付きの DDR2 と DDR3 SDRAM に適用可能） ■ I/O エレメントとコア・レジスタ間の PHY タイミング・パス ■ PHY およびコントローラの内部タイミング・パス（コア fMAX およびリセットのリ カバリー / リムーバル） ■ I/O トグル・レート ■ 出力クロックの仕様 ■ バス・ターンアラウンドのタイミング（RLDRAM II および UniPHY 付きの DDR2 およ び DDR3 SDRAM に適用可能） 1 外部メモリ・インタフェースの性能は様々なタイミング・コンポーネントに依存し ます。また、全体的なシステム・レベルの性能が遅いリンク（つまり、最小のタイ ミングマージンのパスである）の性能によって制限されます。
メモリ・インタフェースのタイミング・コンポーネント
ソース・シンクロナスのタイミング・パス、キャリブレーションされるタイミング・ パス、内部 FPGA タイミング・パス、およびその他の FPGA のタイミング・パラメー タを含むメモリ・インタフェースのタイミング・コンポーネントのいくつかのカテ ゴリがあります。 タイミング・パスの性質を理解することにより、適切なタイミング解析手法および 制約を使用することができます。次の項では、メモリ・インタフェースのタイミン グ・パスのこれらの側面を調べます。ソース・シンクロナス・パス
これらは、クロックとデータ信号が送信デバイスから受信デバイスに渡すタイミン グ・パスがあります。 そのようなパスの例は、FPGA からメモリへのライト・データパスです。FPGA デバ イスは、中央に揃えられる DQS 出力ストローブ信号と共にメモリに DQ 出力データ 信号を送信します。メモリ・デバイスは、内部レジスタに DQ ピン上のデータをク ロックするために DQS 信号を使用します。 1 簡潔にするために、この章の残りはそれぞれ、DQ 信号と DQS 信号としてデータ信号 とストローブとクロック信号を指します。用語は、正式に DDR タイプのインタ フェースにのみ修正されており、QDR II、QDR II +、および RLDRAM II のピン名と一 致していないですが、動作はほとんどのタイミング特性と概念の両方に適用され、 十分に似ています。 アドレスおよびコマンド信号をキャプチャするクロックは、常に CK/CK# と呼ばれています。キャリブレーション済みパス
これらは、データをキャプチャするクロックがタイミング・マージンを最大化する 用のデータ有効ウィンドウ（DVW）内に動的に配置されるタイミング・パスです。 ALTMEMPHY IP 付きの DDR2 および DDR3 SDRAM コントローラに接続される Arria II FPGA に対しては、DQS ベースのキャプチャ・レジスタから FPGA システム・クロッ ク・ドメインへのリード・データの再同期は、セルフ・キャリブレーション回路を 使用して実装されます。初期化時に、シーケンサ・ブロックは、リード・キャプ チャと再同期化レジスタ間のすべてのパス遅延を分析し、最適なタイミング・マー ジンのために再同期化クロック位相を設定します。
Cyclone III デバイスと Cyclone IV FPGA では、ALTMEMPHY IP はセルフキャリブレー ション回路を使用してメモリ・デバイスからの初期データのキャプチャを実行しま す。ALTMEMPHY IP は、キャプチャするメモリからの DQS ストローブを使用しませ ん。代わりに、動的な PLL クロック信号を使用してコア LE レジスタに DQ データ信 号をキャプチャします。 UniPHY ベースのコントローラでは、シーケンサ・ブロックは、リード・キャプチャ レジスタとリード FIFO バッファ間のすべてのパス遅延を分析し、最適なタイミン グ・マージンのために FIFO ライト・クロック位相を設定します。 リード・ポストア ンブルのキャリブレーション・プロセスは、リード再同期キャリブレーションと同 様に実装されます。さらに、シーケンサ・ブロックは、リード・コマンドを発行す るコントローラとコントローラに戻って来るリード・データ間の遅延にリード・ データ有効信号をキャリブレーションします。
UniPHY 付きの DDR2 と DDR3 SDRAM、および RLDRAM II では、UniPHY IP は tDQSS、
tDSS、および tDSH仕様を満たすためにメモリに CK エッジと DQS のエッジを揃えるに は、ライト・レベリング・チェーンとプログラマブル出力遅延チェインをキャリブ レーションします。 リード・パスとライト・パスに対して、UniPHY IP は NIOS シーケンサで動的なデス キュー・キャリブレーションをイネーブルにします。動的なデスキュー処理は （リードとライト・データパス内に存在する）プログラマブル遅延チェインを使用し て各 DQ および DQS ピンの遅延を調整し、異なる DQ 信号間のスキューを削除しま す。そして、DQ 信号の DVW にある DQS ストローブを中央に揃えます。このプロセ スは、リード・パスおよびライト・パスに対して、電源投入時に発生します。
内部 FPGA のタイミング・パス
メモリ・インタフェースのタイミングに影響を与えるその他のタイミング・パスは、 PHY とコントローラ・ロジック用 FPGA 内部 fMAXのパスが含まれています。このタイ ミング解析は、すべての FPGA デザインに共通です。 デザインの適切なタイミング制 約で（例えば、クロックの設定など）、TimeQuest タイミング・アナライザは、対応 するタイミング・マージンを報告します。f TimeQuest タイミング・アナライザについて詳しくは、Quartus IIハンドブックvolume 3 の「Quartus II TimeQuest Timing Analyzer」 の章を参照してください。
その他の FPGA のタイミング・パラメータ
いくつかの FPGA データシート（I/O トグル・レートおよび出力クロックの仕様など） メモリ・インタフェースの性能を制限することができます。
I/O トグル・レートは、スピード・グレード、ローディング、および I/O バンクの位 置（トップ / ボトム対左 / 右）によって異なります。このトグル・レートは、使用す る終端（OCT または外部終端）、およびそのようなドライブ強度とスルー・レートな どの他の設定のファンクションです。 1 システム全体のパフォーマンスの計算で I/O パフォーマンスをチェックすることを確 認します。アルテラは、指定したドライブ強度と出力ピンロードの組み合わせに対 して、シグナル・インテグリティ解析を実行することを推奨します。 f シグナル・インテグリティの詳細は、ボード・デザインのガイドラインの章と 「AN 476: Impact of I/O Settings on Signal Integrity in Stratix III Devices」を参照してください。 出力クロックの仕様は、クロックの周期ジッタ、半周期ジッタ、サイクル間ジッタ、 および FPGA のクロック出力間のスキューが含まれています。FPGA のデータ・シー トからこれらの仕様を入手することができ、メモリ・デバイスの要件を満たす必要 があります。メモリと FPGA デバイス間で送信される信号の全体的なデータ有効ウィ ンドウを決定するために、これらの仕様を使用することができます。
FPGA のタイミング・パス
このトピックでは、FPGA のタイミング・パス、タイミング制約の例、および制約ス クリプトが使用するタイミングの前提条件について説明します。Arria II、Arria V、Stratix III、Stratix IV、および Stratix V デバイスでは、インタフェース のマージンは、実行時に発生するキャリブレーションアカウントするために TimeQuest タイミング・アナライザおよびさらなるステップの組み合わせに基づいて 報告されます。1 つは、TimeQuest タイミング・アナライザは、ベースのセットアッ プおよびホールド・スラックスを返します。次の処理は TimeQuest タイミングでモデ ル化することはできない効果をアカウントするためにスラックスを調整します。
Arria II デバイスの PHY タイミング・パス
表 10–1に、すべての Arria II デバイスの外部メモリ・インタフェースのタイミング・ パスを示します。 表 10‒1. Arria II デバイスの外部メモリ・インタフェースのタイミング・パス (1) ( その １ ) タイミング・パス 回路カテゴリ ソース デスティネーションRead Data (2),(7) ソース・シンクロナス メモリ DQ, DQS ピン IOE の DQ キャプチャ・
レジスタ
Write Data (2),(7) ソース・シンクロナス FPGA DQ、DQS ピン メモリ DQ、DM、およ
び DQS ピン Address and command (2) ソース・シンクロナス FPGA CK/CK# および
Addr/Cmd ピン メモリ入力ピン Clock-to-Strobe (2) ソース・シンクロナス FPGA CK/CK# および DQS
出力ピン メモリ入力ピン
Read Resynchronization (2), (3) キャリブレーション済み IOE キャプチャ・レジスタ IOE 再同期レジスタ
Read Resynchronization (2), (6) キャリブレーション済み IOE キャプチャ・レジスタ FPGA コアのリード
FIFO
図 10–1に、Arria II GX デバイスの入力データパス・レジスタと回路種類を示します。 1 UniPHY IP インタフェースは同期レジスタをバイパスします。
PHY and Controller Internal
Paths (2) 内部クロック fMAX コア・レジスタ コア・レジスタ
I/O Toggle Rate (4) I/O FPGA 出力ピン メモリ入力ピン
Output Clock Specifications
(Jitter, DCD) (5) I/O FPGA 出力ピン メモリ入力ピン
表 10‒1の注：
(1) タイミング・パスは Arria II デバイスと SDRAM コンポーネント間のインタフェースに適用可能です。
(2) このパスのタイミング・マージンは TimeQuest タイミング・アナライザの Report DDR ファンクションで報告されます。 (3) ALTMEMPHY メガファンクション用のみです。
(4) アルテラは I/O トグル・レートの確認のためにシグナル・インテグリティ・シミュレーションを実行することを推奨します。 (5) 出力クロックの仕様については、Arria IIハンドブックの 「Arria II Device Data Sheet」 の章を参照してください。
(6) UniPHY IP 用のみです。 (7) Arria II GX デバイスはソース・シンクロナスおよびキャリブレーション済みを使用します。 表 10‒1. Arria II デバイスの外部メモリ・インタフェースのタイミング・パス (1) ( その ２ ) タイミング・パス 回路カテゴリ ソース デスティネーション 図 10‒1. SDRAM インタフェースの Arria II GX デバイスの入力データパス・レジスタと回路種類 Resynchronization Clock SDRAM DQ Arria II GX FPGA Internal Source Synchronous I/O Source Synchronous Calibrated DDR Input Registers Synchronization Registers Q D Q D Q D FIFO Input Reg CI Input Reg BI Input Reg AI DQS
図 10–2 に、Arria II GZ デバイスの入力データパス・レジスタと回路種類を示します。
Stratix III および Stratix IV の PHY タイミング・パス
Stratix III および Stratix IV の入力データパスで発生するすべてのレジスタ転送を詳細 に調べると、多くのソース・シンクロナスとキャリブレーション済み回路を明らか にします。
1 図 10–3 および表 10–2 の情報は、Stratix IV デバイスに基づいていますが、Stratix III デ
バイスに適用できます。 図 10‒2. SDRAM インタフェースに対する Arria II GZ デバイスの入力データパス・レジスタと回路種類 Half-Rate Resynchronization Clock SDRAM DQ Arria II GZ FPGA I/O Source Synchronous and Calibrated
DDR Input Registers Q D Q D Q D FIFO Input Reg CI Input Reg BI Input Reg AI DQS
図 10–3に、この入力パスのブロック図を示してこれらのパスの一部は Stratix IV デバ イスのために識別されます。出力データパスは回路の同様セットが含まれています。 1 UniPHY IP インタフェースはアラインメントおよび同期レジスタをバイパスします。
表 10–2 に、Stratix IV デバイスとハーフ・レート SDRAM コンポーネント間のインタ
フェースに適用可能なタイミング・パスを示します。
1 タイミング・パスは Stratix III デバイスに適用できますが、Stratix III デバイスはデータ パスのリードとライトのデータパスでソース・シンクロナス・パスのみ使用します。 図 10‒3. SDRAM インタフェースに対する Stratix IV の入力データパス・レジスタと回路種類 Resynchronization Clock Half-Rate Resynchronization Clock SDRAM DQ Stratix IV FPGA Internal Source Synchronous I/O Source Synchronous and Calibrated Calibrated
DDR Input Registers Half-Rate Data Registers
Alignment and Synchronization Registers Q D Q D Q D Q D Q D FIFO Q D Q D Q D Q D Input Reg CI Input Reg BI Input Reg AI DQS I/O Clock Divider 表 10‒2. Stratix IV の外部メモリ・インタフェースのタイミング・パス ( その １ ) タイミング・パス 回路カテゴリ ソース デスティネーション Read Data (1) ソース・シンクロナスと キャリブレーション済み メモリ DQ、DQS ピン IOE の DQ キャプチャ・ レジスタ Write Data (1) ソース・シンクロナスと キャリブレーション済み FPGA DQ、DQS ピン メモリ DQ、DM、およ び DQS ピン
Address and command (1) ソース・シンクロナス FPGA CK/CK# および
Addr/Cmd ピン メモリ入力ピン Clock-to-Strobe (1) ソース・シンクロナス FPGA CK/CK# および
Arria V、Cyclone V、および Stratix V のタイミング・パス
図 10–4に、Stratix V 入力・データ・パスのブロック図を示します。
Read Resynchronization (1), (2) キャリブレーション済み IOE キャプチャ・レジ
スタ
IOE アラインメントお よび再同期レジスタ Read Resynchronization (1), (5) キャリブレーション済み IOE キャプチャ・レジ
スタ
FPGA コアのリード FIFO
PHY IOE-Core Paths (1), (2) ソース・シンクロナス
IOE ハーフ・データ・ レート・レジスタと ハーフ・レート再同期 クロック
FPGA コアの FIFO
PHY & Controller Internal Paths (1) 内部クロック f
MAX コア・レジスタ コア・レジスタ
I/O Toggle Rate (3) I/O – データ・シート FPGA 出力ピン メモリ入力ピン
Output Clock Specifications (Jitter,
DCD) (4) I/O – データ・シート FPGA 出力ピン メモリ入力ピン
表 10‒2の注：
(1) このパスのタイミング・マージンは TimeQuest タイミング・アナライザの Report DDR ファンクションで報告されます。 (2) ALTMEMPHY メガファンクション用のみです。
(3) アルテラは I/O トグル・レートの確認のためにシグナル・インテグリティ・シミュレーションを実行することを推奨します。 (4) 出力クロックの仕様については、Stratix IVデバイス・ンドブックの 「DC and Switching Characteristics」章を参照してください。 (5) UniPHY IP 用のみです。
表 10‒2. Stratix IV の外部メモリ・インタフェースのタイミング・パス ( その ２ )
タイミング・パス 回路カテゴリ ソース デスティネーション
図 10‒4. Arria V、Cyclone V、および Stratix V の入力データ・パス
SDRAM DQ
Stratix V FPGA
I/O Source Synchronous and Calibrated
DDR Input Registers Q D Q D Q D FIFO Input Reg CI Input Reg BI Input Reg AI DQS
表 10–3に、すべての Stratix V デバイスの外部メモリ・インタフェースのタイミン グ・パスを示します。
Cyclone III および Cyclone IV の PHY タイミング・パス
表 10–4に、Cyclone III および Cyclone IV のメモリ・インタフェースの様々なタイミン
グ・パスを示します。Cyclone III および Cyclone III デバイスは、 データ・キャプチャ のためにキャリブレーション PLL 出力クロックを使用してメモリからの DQS スト ローブを無視します。したがって、再同期とポストアンブル・タイミング・パスは、 Cyclone III および Cyclone IV のデザインには適用されません。リード・キャプチャは LE レジスタに実装され、特別に固定ルーティングとデータ・ピンの隣に配置されま す。また、データは FIFO ブロックを使用してキャプチャ・クロック・ドメインから システム・クロック・ドメインに転送されます。 図 10–5に、Cyclone III および Cyclone IV の入力データパス・レジスタと回路種類を示します。 表 10‒3. Stratix V の外部メモリ・インタフェースのタイミング・パス (1) タイミング・パス 回路カテゴリ ソース デスティネーション Read Data (2) ソース・シンクロナスと キャリブレーション済み メモリ DQ、DQS ピン IOE の DQ キャプ チャ・レジスタ Write Data (2) ソース・シンクロナスと キャリブレーション済み FPGA DQ、DM、DQS ピン メモリ DQ、DM、お よび DQS ピン Address and command (2) ソース・シンクロナス FPGA CK/CK# および
Addr/Cmd ピン メモリ入力ピン Clock-to-Strobe (2) ソース・シンクロナス FPGA CK/CK# および
DQS 出力ピン メモリ入力ピン
Read Resynchronization(2) ソース・シンクロナス IOE キャプチャ・レジ
スタ IOE のリード FIFO
PHY & Controller Internal Paths (2) 内部クロック f
MAX コア・レジスタ コア・レジスタ
I/O Toggle Rate(3) I/O – データ・シート FPGA 出力ピン メモリ入力ピン
Output Clock Specifications (Jitter,
DCD) (4) I/O – データ・シート FPGA 出力ピン メモリ入力ピン
表 10‒3の注：
(1) この表は、Arria V、Cyclone V、および Stratix V デバイスとハーフ・レート SDRAM コンポーネント間のインタフェースに適用 可能なタイミング・パスを示します。
(2) このパスのタイミング・マージンは TimeQuest タイミング・アナライザの Report DDR ファンクションで報告されます。 (3) アルテラは I/O トグル・レートの確認のためにシグナル・インテグリティ・シミュレーションを実行することを推奨します。 (4) 出力クロックの仕様については、Stratix V デバイス・ハンドブックの 「DC and Switching Characteristics」の章を参照してくだ
さい。
表 10‒4. Cyclone III および Cyclone IV SDRAM の外部メモリ・インタフェースのタイミング・パス (1) ( その
１ )
タイミング・パス 回路カテゴリ ソース デスティネーション
Read Data (2) キャリブレーション済み メモリ DQ、DQS ピン LE の FPGA DQ キャプ
チャ・レジスタ Write Data (2) ソース・シンクロナス FPGA DQ、DQS ピン メモリ DQ、DM、およ
び DQS ピン Address and command (2) ソース・シンクロナス FPGA CK/CK# および Addr/Cmd
タイミング制約およびレポート・ファイル
タイミング制約は ALTMEMPHY メガファンクションおよび UniPHY IP ごとに異なりま す。
ALTMEMPHY メガファンクション
成功した外部メモリ・インタフェースの動作を確認するために ALTMEMPHY
MegaWizard™ Plug-In Manager はタイミング制約と報告スクリプトに、次のファイルを 生成します。
■ <variation_name>phy_ddr_timing.sdc
Clock-to-Strobe (2) ソース・シンクロナス FPGA CK/CK# および DQS 出力ピ
ン メモリ入力ピン
PHY Internal Timing (2) 内部クロック f MAX
LE ハーフ・データ・レート・
レジスタ FPGA コアの FIFO
I/O Toggle Rate (3) I/O – データ・シート
I/O Timing の項 FPGA 出力ピン メモリ入力ピン
Output Clock Specifications (Jitter, DCD) (4) I/O – データ・シート Switching Characteristics の 項 FPGA 出力ピン メモリ入力ピン 表 10‒4の注：
(1) 表 10–4 に、Cyclone III および Cyclone IV デバイスと SDRAM 間のインタフェースに適用可能なタイミング・パスを示します。 (2) このパスのタイミング・マージンは TimeQuest タイミング・アナライザの Report DDR ファンクションで報告されます。 (3) アルテラは I/O トグル・レートの確認のためにシグナル・インテグリティ・シミュレーションを実行することを推奨します。 (4) 出力クロックの仕様については、Cyclone IVデバイス・ハンドブックおよび Cyclone IIIデバイス・ハンドブックの 「DC and
Switching Characteristics」 の章を参照してください。
表 10‒4. Cyclone III および Cyclone IV SDRAM の外部メモリ・インタフェースのタイミング・パス (1) ( その
２ )
タイミング・パス 回路カテゴリ ソース デスティネーション
図 10‒5. SDRAM インタフェースに対する Cyclone III または Cyclone IV の入力データパス・レジスタと回路種類
Capture and Resynchronization Clock
PLL
SDRAM DQ
Cyclone III/Cyclone IV FPGA Internal Source Synchronous Calibrated DDR Input Registers Q D Q D Q D Q D Q D FIFO LE Register LE Register LE Register
■ <variation_name>phy_ddr_timing.tcl（Cyclone III デバイスを除き）
■ <variation_name>phy_report_timing.tcl
■ <variation_name>phy_report_timing_core.tcl （Cyclone III デバイスを除き）
■ <variation_name>phy_ddr_pins.tcl
<variation_name>_ddr_timing.sdc
Altera® メモリ・コントローラで ALTMEMPHY メガファンクションをインスタンス化
する時に、Synopsys Design Constraints File (.sdc) は
<controller_variation_name>_phy_ddr_timing.sdc の名前があります。また、ALTMEMPHY
メガファンクションはスタンド・アロン・デザインとしてインスタンス化する時に、 Synopsys Design Constraints File （.sdc）には <phy_variation_name>_ddr_timing.sdc の名 前があります。 すべての ALTMEMPHY メガファンクションのタイミング・パスのタイミング・マージ ンを解析するには、TimeQuest タイミング・アナライザの Report DDR ファンクション を実行します（ 10–14 ページの「タイミング解析の説明」を参照）。すべての DQ お よび DQS ピンは定義済みであるので、Arria II GX デバイスのリード・キャプチャとラ イト・データパスにタイミング制約（または .sdc で指定される）必要はありません。 キャプチャと出力レジスタは IOE に組み込まれ、信号は専用の配線接続を使用して います。タイミング制約はリードとライトのタイミング・マージンには影響を与え ません。しかし、これらのパスのタイミング・マージンは、FPGA のデータ・シート の仕様およびユーザー指定のメモリ・データ・シートのパラメータを使用して解析 されます。 ALTMEMPHY メガファンクションは内部 FPGA タイミング・パス、アドレスとコマン ド・パス、および clock-to-strobe タイミング・パスに対し、次の .sdc 制約を使用しま す。 ■ PLL 入力上のクロックを作成 ■ すべてのフル・レートとハーフ・レート PLL 出力、PLL リコンフィギュレーショ ン・クロック、および I/O スキャン・クロックを含む derive_pll_clocks を使用 して生成されるクロックを作成 ■ derive_clock_uncertainty の呼び出し ■ DDR I/O、キャリブレーション済みパス、およびほとんどのリセット・パスのタイ ミング・パスを切断 ■ アドレスおよびコマンド出力（CK/CK# 出力の対）の出力遅延を設定 ■ nCS と On-Die Termination（ODT）（CK/CK# 出力の対）を除いて、すべてのハーフ・ レートのアドレスおよびコマンド出力の 2T または 2 つのクロック周期マルチサ イクル・セットアップを設定 ■ DQS ストローブ出力（DDR2 および DDR SDRAM 用の CK/CK# 出力の対）の出力遅延を 設定
1 MegaWizard Plug-In Manager の高性能コントローラは、サンプル・ドライバ・デザイン に余分な <variation_name>_example_top.sdc を生成します。このファイルには、プロ ジェクトの非 DDR 特定の部分のタイミング制約が含まれています。
<variation_name>_ddr_timing.tcl このスクリプトは、バリエーションのメモリ・インタフェースと FPGA デバイスのタ イミング・パラメータが含まれています。それは <variation_name>_report_timing.tcl と <variation_name>_ddr_timing.sdc 内に含まれており、コンパイル時に自動的に実行 されます。このスクリプトは、同じバリエーションのすべてのインスタンスに対し て実行されます。Cyclone III デバイスはこの .tcl ファイルを備えていません。 すべて のパラメータは .sdc 形式にあります。 <variation_name>_report_timing.tcl このスクリプトは、バリエーションのタイミング・スラックスを報告します。それ は、コンパイル時に自動的に実行されます。また、TimeQuest タイミング・アナライ ザのウィンドウに Report DDR タスクを使用して、このスクリプトを実行することが できます。このスクリプトは、同じバリエーションのすべてのインスタンスに対し て実行されます。 <variation_name>_report_timing_core.tcl このスクリプトは <variation_name>_report_timing.tcl がバリエーションのタイミング・ スラックスを計算するために使用される上位レベルの手順が含まれています。それ は、コンパイル時に自動的に実行されます。Cyclone III デバイスはこの .tcl ファイル を備えていません。 <variation_name>_ddr_pins.tcl このスクリプトは <variation_name>_report_timing.tcl と <variation_name>_ddr_timing.sdc スクリプトに必要なすべてのファンクションと手順 が含まれています。それは .sdc のトップにインクルードする便利なファンクション のライブラリです。 それはすべてのデザインでのバリエーション・インスタンスと各 インスタンスの関連付けられているクロック、レジスタ、およびピン名を検索しま す。結果は .sdc と同じディレクトリに保存されます。 <variation_name>_report_timing.tcl の場合、<variation_name>_autodetectedpins.tcl として 保存されます。 1 .tcl ファイルはプロジェクトのピン名のデザインを精査するため、デザインのトッ プ・レベルで同じポート名を維持する必要はありません。
UniPHY IP
成功した外部メモリ・インタフェースの動作を確認するために、UniPHY IP は、タイ ミング制約のために 2 つのファイル・セットを生成します。しかし、このファイル は別のフォルダに保存され、わずかに異なるファイル名になります。メイン・プロ ジェクト・フォルダにある <variation_name> フォルダで利用可能な 1 つのファイル・ セットは、合成プロジェクトに使用されます。もう 1 つのファイル・セットは、 <variation_name>example design\example_project フォルダに配置されるデザイン例です。 プロジェクト・フォルダには、タイミング制約やレポート・スクリプトのために、 次のファイルが含まれています。 ■ <variation_name>.sdc ■ <variation_name>_timing.tcl ■ <variation_name>_report_timing.tcl ■ <variation_name>_report_timing_core.tcl■ <variation_name>_pin_map.tcl
■ <variation_name>_parameters.tcl
<variation_name>.sdc
<variation_name>.sdc は、ウィザードで生成された Quartus II IP ファイル（.qip）に記
載されます。プロジェクトでこのファイルを含むと、Quartus II 合成と Fitter は、タイ ミング・マージンを最適化するために、タイミング・ドリブン・コンパイルを使用 することができます。 すべての UniPHY タイミング・パスのタイミング・マージンを解析するには、 TimeQuest タイミング · アナライザの Report DDR ファンクションを実行します。 UniPHY IP は、内部 FPGA のタイミング・パス、アドレスおよびコマンド・パス、お よび clock-to-strobe タイミング・パスを制約するには .sdc を使用します。より具体的 には、次の .sdc 制約を使用します。 ■ PLL 入力上のクロックを作成 ■ 生成されるクロックを作成 ■ derive_clock_uncertainty の呼び出し ■ 特定のリセット・パスのタイミング・パスを切断 ■ DQ 入力と出力の入出力遅延を設定 ■ アドレスおよびコマンド出力（CK/CK# 出力の対）の出力遅延を設定 <variation_name>_timing.tcl このスクリプトでは、バリエーションのメモリ、FPGA、およびボード・タイミン グ・パラメータが含まれています。それは <variation_name>_report_timing.tcl と <variation_name>.sdc 内に含まれています。PLL と DLL を共有する複数のインタ フェース・デザインでは、スレーブ・コントローラのために、このファイル内のマ スタ・コア名とインスタンス名を変更する必要があります。 <variation_name>_report_timing.tcl このスクリプトは、バリエーションのタイミング・スラックを報告します。それは、 コンパイル時に自動的に実行されます（静的タイミング解析時）。また、TimeQuest タイミング・アナライザで Report DDR タスクを使用して、このスクリプトを実行す ることができます。このスクリプトは、同じバリエーションのすべてのインスタン スに対して実行されます。 <variation_name>_report_timing_core.tcl このスクリプトは上位レベルの手順を含めて、<variation_name>_report_timing.tcl スク リプトがこの手順を使用してバリエーションのタイミング・スラックを計算します。 このスクリプトはコンパイル時に自動的に実行されます。 <variation_name>_pin_map.tcl このスクリプトは、<variation_name>_report_timing.tcl と <variation_name>.sdc クリプ トが使用するファンクションおよび手順のライブラリです。タイミング制約に関連 していない <variation_name>_pin_assignments.tcl スクリプトも、このライブラリを使 用します。
<variation_name>_parameters.tcl
このスクリプトは、コアのジオメトリと PLL コンフィギュレーションを記述するい くつかのパラメータを定義します。MegaWizard Plug-In Manager を介して PLL を変更 する場合を除き、このファイルを変更しないでください。 このケースでは、PLL パラ メータへの変更はこのファイルに自動的に伝播されませんので、手動でこのファイ ル内の変更を適用する必要があります。
タイミング解析の説明
次の項では、それぞれの FPGA のデータ・シートの仕様およびユーザー指定のメモ リ・データ・シート・パラメータを使用してタイミング解析について説明します。 詳細なタイミング解析については、 10–10 ページの「タイミング制約およびレポー ト・ファイル」 に記載されているスクリプトを参照してください。 キャリブレーションの影響をアカウントするために、ALTMEMPHY と UniPHY IP は、<phy_variation_name>_report_timing.tcl と <phy_variation_name>_ report_timing_core.tcl
ファイルの一部である追加のスクリプトが含まれています。このスクリプトはキャ リブレーション後のタイミング・マージンを決定します。これらのスクリプトは、 セットアップを使用して、キャリブレーション済み PHY の代表的なタイミング・ マージンを得るためにキャリブレーション中に何が起こっているかをエミュレート するために個々のピンのスラックスを保持します。キャリブレーション済みタイミ ング解析の一部とする効果は、キャリブレーションのためにマージンの向上を含み ます。また、キャリブレーション後の電圧と温度変化のために量子化誤差とキャリ ブレーション不確実性を含みます。キャリブレーションの効果は、Stratix III および Cyclone III デバイスには適用されません。
アドレスおよびコマンド
アドレスおよびコマンド信号は、FPGA 出力クロックを使用してメモリ・デバイスに ラッチされたシングル・データ・レートの信号です。いくつかのアドレスおよびコ マンドはハーフ・レート・データ信号です。チップ・セレクトの他のアドレスおよ びコマンドは、フル・レート信号です。TimeQuest タイミング・アナライザは、 set_output_delay (max and min) 制約を使用して、アドレスおよびコマンドのタイ ミング・パスを分析します。PHY またはコア
PHY またはコア・パスのタイミング解析は、デバイスのソフト・レジスタのパスお よび I/O エレメント内のレジスタが含まれています。しかし、分析では、ピンまたは キャリブレーション済みパスを介してパスが含まれていません。PHY またはコアは <variation_name>_report_timing.tcl と <variation_name>_report_timing_core.tcl で report_timing コマンドを呼び出すことにより、このパスを解析します。PHY またはコア・リセット
PHY またはコア・リセットは、ALTMEMPHY または UniPHY IP に非同期リセット信号 の内部タイミングです。PHY またはコアは <variation_name>_report_timing.tcl と
<variation_name>_report_timing_core.tcl で report_timing コマンドを呼び出すことに
リード・キャプチャおよびライト
Cyclone III および Stratix III メモリ・インタフェース・デザインは、TCCS と SW のタ イミング仕様を使用してリード・キャプチャおよびライトのタイミング解析を実行 します。Arria II、Cyclone IV、Stratix IV、および Stratix V のメモリ・インタフェース・ デザインのリード・キャプチャおよびライトのタイミング解析はタイミング・ス ラックスに基づいています。このタイミング・スラックスは、TimeQuest タイミン グ・アナライザ、そしてダイ間とダイ内のバリエーション、エージング、意図的な スキュー、および動作条件の変動などの Quartus II タイミング・モデルと共にすべて の含まれる効果から得られます。PHY IP は、キャリブレーションの影響をアカウン トするタイミング・スラックスを調整するため、リード・キャプチャとライトのタ イミング解析の数が 2 セットがあります —Before Calibration および After Calibration。
Cyclone III および Stratix III
この項では、Cyclone III および Stratix III デザインを解析する TimeQuest タイミング・ アナライザで、リード・データおよびライト・データ・タイミング・パスなどのタ イミング・マージンについて説明します。FPGA 内部のタイミング・パスは、デザイ ンによって保証され、シリコン上でテストする、または対応するタイミング制約を 使用して TimeQuest タイミング・アナライザによって分析されます。
f Cyclone III、Stratix III、および Stratix IV デバイスの PHY を使用して外部メモリ・インタ フェースを実装および解析に関するデザイン・ガイドラインについては、 「Altera Wiki」ウェブサイトで 「List of designs using Altera External Memory IP」のデザイン・ チュートリアルを参照してください。 チップ間データ転送のタイミング・マージンは、次のように定義されます。 マージン = ビット周期 – トランスミッタ不確実性 – レシーバ要件 ここで、 ■ トランスミッタ不確実性の合計 = トランスミッタ・チャネル間スキュー（TCCS） tCO の精度、クロック・スキュー、およびジッタを含むデータ信号の最速および 最低速出力エッジ間のタイミングの差。クロックは TCCS 測定に含まれており、 時間基準として機能します。 ■ すべてのレシーバ要件の合計 = レシーバのサンプリング・ウィンドウ (SW) の要件 データを正しくキャプチャするために、データが有効でなければならない期間。 サンプリング・ウィンドウ内での理想的なストローブ位置は、セットアップ時間 およびホールド時間によって決まります。 ■ レシーバ・スキュー・マージン（RSKM）= レシーバ・キャプチャ・レジスタでの マージンまたはスラック f TCCS および SW の仕様について詳しくは、「Cyclone IIIデバイス・ハンドブック」また は「Stratix IIIデバイス・ハンドブック」の「DC and Switching Characteristics」の章を
図 10–6 は、タイミング・バジェット図に用語に関連します。 「½ × TCCS」でマークされたタイミング・バジェットの領域はデータ・トランスミッ タの最新のデータ有効時間および最初のデータ無効時間を表します。サンプリング・ ウィンドウをマークされた領域はデータが安定して維持する必要があるレシーバで 必要とする時間です。 このサンプリング・ウィンドウは以下から構成されます。 ■ 内部レジスタ・セットアップおよびホールド要件 ■ レシーバ・デバイス内のデータとクロック・ネットのスキュー ■ 内部キャプチャ・クロック上のジッターと不確実性 1 サンプリング · ウィンドウは、キャプチャ・マージンまたはスラックではなく、レ シーバからの要件です。利用可能なマージンは RSKM として示されます。 図 10–6に示す簡単な例は、すべてのボード・レベル不確実性を考慮していないで、 レシーバのサンプリング・ウィンドウ領域の中央に中央揃えのキャプチャ・クロッ クを想定します。また、トランスミッタ・クロック・ピンを基準にして均等に分散 した TCCS を想定します。この例では、ビット周期の左端は、時間 t =0 に対応し、 ビット周期の右端は、時間 t = TUI に対応します（TUI は、時間単位の間隔を表す）。 したがって、レシーバで中央揃えのキャプチャ・クロックは時間 t = TUI/ 2 に配置さ れます。 したがって、 マージンの合計 = 2 × RSKM = TUI – TCCS – SW クロックはビット周期内に中央揃えされていない場合（クロック位相シフト = P）、 およびトランスミッタ不確実性はバランスされていない場合 （TCCSLEAD ≠ および TCCSLAG）を考えます。TCCSLEADはクロック信号と最新のデータ有効信号間のス キューとして定義されます。TCCSLAGはクロック信号と最初のデータ無効信号間のス キューとして定義されます。また、データとクロック・トレース間のボード・レベ ル・スキューは、tEXTとして指定されます。この条件では独立したセットアップを計 算しレシーバ（RSKMSETUPおよび RSKMHOLD）でマージンを保持する必要があります。 図 10‒6. タイミング・バジェット図のサンプル ½ × TCCS
Bit Period (TUI)
Setup + Hold + Skew + Jitter Data Skew with
respect to Clock
Sampling Window (SW)
この例では、サンプリング・ウィンドウの要件は、セットアップ側の要件（SWSETUP） とホールド側（SWHOLD）の要件に分割されます。 図 10–7 に、この条件のタイミン グ・バジェットを示します。図 10–7に示すようなタイミング・バジェットは、 Cyclone III および Stratix III FPGA のリードおよびライトのデータ・タイミング・パス に使用されます。
したがって、
セットアップ・マージン = RSKMSETUP = P – TCCSLEAD – SWSETUP – tEXT ホールド・マージン = RSKMHOLD = (TUI – P) – TCCSLAG – SWHOLD – tEXT
バランスの取れたタイミング・パラメータで、図 10–6に示すタイミング・バジェッ トは、キャリブレーション済みパスに適用されます。ここで、クロックが動的に データ有効ウィンドウ内で中央揃えされます。アンバランスなタイミング・パラ メータで図 10–7に示すタイミング・バジェットは、データ有効ウィンドウ内のク ロックを配置する DLL または PLL を使用してスタティック位相シフトを採用する回 路に適用されます。 リード・キャプチャ メモリ・デバイスは、リード動作中に FPGA にエッジ・アラインメント DQ と DQS 出 力を提供します。Stratix III FPGA はスタティック DLL ベースの遅延を使用して DQS ス トローブを中央揃えます。また、Cyclone III FPGA は、DQS を使用せずに LE レジスタ のリード・データをキャプチャするためにキャリブレーション済み PLL クロック出 力を使用します。Stratix III デバイスはデータ・キャプチャのために回路同期ソース を使用して、Cyclone III デバイスはキャリブレーション回路を使用している間に、タ イミング解析の手法は、次の項で示すように、ほとんど同じです。 この手法をリード・データ・タイミングに適用すると、メモリデバイスは、トラン スミッタになり、FPGA デバイスはレシーバになります。 メモリ・デバイスから出力上のトランスミッタ・チャネル間スキューは、対応する デバイスのデータ・シートから入手できます。 DDR2 SDRAM コンポーネントの TCCS パラメータを検査します。 DQS ベース・キャプチャの場合： ■ DQS ストローブと最新のデータ有効間の時間は tDQSQとして定義される ■ 最初のデータ無効と次のストローブ間の時間は tQHSとして定義される 図 10‒7. アンバランスなタイミング・パラメータ（TCCS と SW）に対するサンプル・タイミング・バジェット TCCSLEAD
Bit Period (TUI)
Sampling Window (SW)
SWSETUP SWHOLD
RSKMSETUP RSKMHOLD TCCSLAG
Clock Phase Shift = P
tEXT
■ 以前の定義に基づいて、TCCSLEAD = tDQSQおよび TCCSLAG = tQHS レシーバでのサンプリング・ウィンドウの FPGA は、いくつかのタイミング・パラ メータが含まれています。 ■ キャプチャ・レジスタのマイクロ・セットアップおよびマイクロ・ホールド時間 の要件 ■ DLL の位相シフト誤差と位相ジッタのために DQS クロックは不確実性になる ■ DQ キャプチャ・レジスタに供給する DQS バスにまたがるクロック・スキュー ■ ピンからパッケージ・スキューを含む入力レジスタに、DQ パス上のデータ・ス キュー f TCCS および SW の仕様について詳しくは、「Cyclone IIIデバイス・ハンドブック」また は「Stratix IIIデバイス・ハンドブック」の「DC and Switching Characteristics」の章を
参照してください。
図 10–8に、リード・データのタイミング・パスのタイミング・バジェットを示しま
す。
表 10–5に、 400 MHz DDR2 SDRAM コンポーネントとのインタフェースする Stratix III
–2 スピード・グレード・デバイスのリード・データ・タイミング解析を示します。 図 10‒8. リード・データ・タイミング・パスのタイミング・バジェット tDQSQ Half-Period (min) tSW_SETUP tSW_HOLD DQ Skew + DQS Uncertainty + µTsu + µTh Read Setup Margin Read Hold Margin tQHS DQS Delay Shift Duty Cycle Distortion (tDCD) tEXT tEXT
表 10‒5. 400 MHz DDR2 SDRAM との Stratix III デバイスのリード・データ・タイミング解析(1) ( その １ )
パラメータ 仕様 値 (ps) 説明 Memory Specifications (1) tHP 1250 メモリ・データ・シートで指定された平均の半周期、tHP = 1/2 * tCK tDCD 50 デューティ・サイクル歪み = 2% × tCK = 0.02 × 2500 ps tDQSQ 200 メモリから DQS と DQ 間のスキュー tQHS 300 メモリで指定されたデータ・ホールド・スキュー・ファクタ FPGA Specifications tSW_SETUP 181 提供されたコンフィギュレーションの FPGA サンプリング・ウィン ドウの仕様（DLL モード、幅、位置など） tSW_HOLD 306 Board Specifications tEXT 20 任意の 2 つ信号トレース間の許可される最大ボード・トレースのバ リエーション（ユーザー指定のパラメータ）
表 10–6に、SSTL-18 Class I I/O 規格および終端を使用して 200 MHz で DDR2 SDRAM コ ンポーネントのリード・データのタイミング解析を示します。267 MHz の DDR2 SDRAM コンポーネントは、200MHz 動作で 200 MHz のメモリ・インタフェースのク ロック周波数に正のタイミング・マージンを確保するために必要になります。 ライト・キャプチャ ライト動作中に、FPGA は複数 PLL の駆動されたクロック出力を使用して DQS スト ローブと中央揃えの DQ データ・バスを生成します。メモリ・デバイスは、これらの 信号を受信し、内部でそれらをキャプチャします。Stratix III ファミリは、IOE 内部で 専用の DDIO（ダブル・データ・レート I/O）ブロックが含まれています。 ライト動作では、FPGA デバイスはトランスミッタとなり、メモリ・デバイスはレ シーバとなります。メモリ・デバイスのデータ・シートは、DQ/DQS ピン上の入力ス ルー・レートに基づいて、データ・セットアップおよびデータ・ホールド・タイム の要件を指定します。これらの要件は、メモリ・サンプリング・ウィンドウを構成 し、メモリへの内部のすべてのタイミング不確実性が含まれています。 Timing Calculations tDVW 710 tHP – tDCD – tDQSQ – tQHS – 2 × tEXT tDQS_PHASE_DELAY 500 DQS キャプチャ・ストローブ上の理想的な位相シフト遅延 = (DLL 位相分解能 × 遅延ステージの数 × tCK) / 360° = (36° × 2 ステージ × 2500 ps)/360° = 500 ps
Results Setup margin 99 RSKMSETUP = tDQSQ_PHASE_DELAY – tDQSQ – tSW_SETUP – tEXT Hold margin 74 RSKMHOLD = tHP – tDCD – tDQS_PHASE_DELAY – tQHS – tSW_HOLD – tEXT
表 10‒5の注：
(1) このサンプルの計算は、 72 ビット幅の 256 MB ミクロン MT9HTF3272AY-80E 400-MHz DDR2 SDRAM DIMM からメモリ・タイミン グ・パラメータを使用します。
表 10‒5. 400 MHz DDR2 SDRAM との Stratix III デバイスのリード・データ・タイミング解析(1) ( その ２ )
パラメータ 仕様 値 (ps) 説明
表 10‒6. Cyclone III デバイス上の 200 MHz DDR2 SDRAM のリード・データ・タイミング解析(1)
パラメータ 仕様 値 (ps) 説明 Memory Specifications (1) tHP 2500 メモリ・データ・シートで指定された平均の半周期 tDCD_TOTAL 250 デューティ・サイクル歪み = 2% × tCK = 0.02 × 5000 ps tAC ± 500 267 MHz DDR2 SDRAM コンポーネントのデータ（DQ）出力のアクセス・ タイム FPGA Specifications tSW_SETUP 580 提供されたコンフィギュレーションの FPGA サンプリング・ウィンド ウの仕様（インタフェース幅、位置など） 。 tSW_HOLD 550 Board Specifications (1) tEXT 20 任意の 2 つ信号トレース間の許可される最大ボード・トレースのバリ エーション（ユーザー指定のパラメータ） Timing Calculations tDVW 1230 tHP - tDCD - 2 × tAC – 2 × tEXT Results マージンの 合計 100 tDVW - tSW_SETUP - tSW_HOLD 表 10‒6の注： (1) このサンプルの計算では、全体のヂューティ・サイクル歪みおよびボード・スキューは両方のセットアップとホールド・ マージンに分割りします。 Cyclone III –6 スピード・グレード・デバイスのリード・キャプチャおよびタイミング解析について は、 10–9 ページの「Cyclone III および Cyclone IV の PHY タイミング・パス」を参照してください。
FPGA 上の DQ および DQS 出力ピン間の出力スキューは、TCCS 仕様を構成します。 TCCS は、以下の項目を含む多くの内部の FPGA 回路から貢献が含まれています。 ■ DQ および DQS 出力ピンの位置 ■ DQ グループの幅 ■ DQ に関して中央揃えの DQS に使用する別の出力タップ間の位相ジッタを含む PLL クロックの不確実性 ■ DQ 出力ピン間、および DQ および DQS 出力ピン間のクロック・スキュー ■ DQ および DQS 出力ピン上のパッケージ・スキュー f TCCS および SW の仕様について詳しくは、「Cyclone IIIデバイス・ハンドブック」また は「Stratix IIIデバイス・ハンドブック」の「DC and Switching Characteristics」の章を 参照してください。 図 10–9 に、ライト・データ・タイミング・パスのタイミング・バジェットを示しま す。 表 10–7 に、400 MHz で DDR2 SDRAM コンポーネントとのインタフェースする Stratix III –2 スピード・グレード・デバイスのライト・データのタイミング解析を示 します。このタイミング解析では、DQS での 2.0 V/ns のエッジ・レート、および DQ 出力ピンの 1.0 V/ns のエッジ・レートで差動 DQS ストローブの使用と仮定します。 FPGA から DQ/DQS 出力エッジ・レートに基づいて定格のセットアップおよびホール ド要件については、メモリ・デバイスのデータ・シートを参照してください。 . 図 10‒9. ライト・データ・タイミング・パスのタイミング・バジェット TCCSLEAD (DQS to late DQ)
Memory Sampling Window
tDS Write Setup Margin Write Hold Margin TX_DVWLEAD tEXT tEXT TCCSLAG (early DQ to late DQS) TX_DVWLAG TCO /Clock skew DQ-DQS Output Clock Offset
tDH
表 10‒7. 400 MHz DDR2 SDRAM Stratix III デバイスのライト・データのタイミング解析(1) ( その １ )
パラメータ 仕様 値 (ps) 説明 Memory Specifications (1) tHP 1250 メモリ・データ・シートで指定された平均の半周期 tDSA 250 メモリ・セットアップの要件（DQ/DQS エッジ・レートおよび VREF の 基準電圧でディレーティング） tDHA 250 メモリ・ホールドの要件（DQ/DQS エッジ・レートおよび VREF の基準 電圧でディレーティング） FPGA Specifications TCCSLEAD 229 提供されたコンフィギュレーションの FPGA トランスミッタのチャネ ル間スキュー（PLL 設定、位置、および幅）。 TCCSLAG 246 Board Specifications tEXT 20 任意の 2 つ信号トレース間の許可される最大ボード・トレースのバリ エーション（ユーザー指定のパラメータ）
表 10–8 に、200 MHz で DDR2 SDRAM コンポーネントとのインタフェースする Cyclone III –6 スピード・グレード・デバイスのライト・データ・タイミング解析を示 します。267 MHz DDR2 SDRAM コンポーネントはこの解析に使用されます。 Timing Calculations tOUTPUT_CLOCK _OFFSET 625 DQ & DQS 出力クロック間の出力クロック位相オフセット = 90°。 tOUTPUT_CLOCK_OFFSET = ( 出力クロック位相 DQ および DQS オフセット x tCK)/360° = (90° x 2500)/360° = 625
TX_DVWLEAD 396 トランスミッタ・データ有効ウィンドウ = tOUTPUT_CLOCK_OFFSET – TCCSLEAD
TX_DVWLAG 379 トランスミッタ・データ有効ウィンドウ = tHP - tTCCS OUTPUT_CLOCK_OFFSET – LAG
Results Setup margin 126 TX_DVWLEAD – tEXT – tDSA Hold margin 109 TX_DVWLAG – tEXT – tDHA
表 10‒7の注：
(1) このサンプルの計算は、 72 ビット幅の 256 MB ミクロン MT9HTF3272AY-80E 400 MHz DDR2 SDRAM DIMM からメモリ・タイミン グ・パラメータを使用します。
表 10‒7. 400 MHz DDR2 SDRAM Stratix III デバイスのライト・データのタイミング解析(1) ( その ２ )
パラメータ 仕様 値 (ps) 説明
表 10‒8. Cyclone III デバイス上の 200 MHz DDR2 SDRAM インタフェースのライト・データ・タイミング解析(1)
パラメータ 仕様 値 (ps) 説明 Memory Specifications tHP 2500 メモリ・データ・シートで指定された平均の半周期 tDCD_TOTAL 250 デューティ・サイクル歪みの合計 = 5% × tCK = 0.05 x 5000 tDS (derated) 395 267 MHz DDR2 SDRAM コンポーネントからメモリ・セットアップ の要件 （シングル・エンド DQS および 1 V/ns スルー・レートで ディレーティング） tDH (derated) 335 267 MHz コンポーネントからメモリ・ホールド（シングル・エン ド DQS および 1 V/ns スルー・レートでディレーティング） FPGA Specifications TCCSLEAD 790 提供されたコンフィギュレーションの FPGA TCCS（PLL 設定、位 置、幅） TCCSLAG 380 Board Specifications tEXT 20 任意の 2 つ信号トレース間の許可される最大ボード・トレースの バリエーション（ユーザー指定のパラメータ） Timing Calculations TX_DVWLEAD 460 トランスミッタ・データ有効ウィンドウ = tTCCS OUTPUT_CLOCK_OFFSET – LEAD TX_DVWLAG 870 トランスミッタ・データ有効ウィンドウ = tTCCS HP - tOUTPUT_CLOCK_OFFSET – LAG tOUTPUT_CLOCK _OFFSET 1250 DQ/DQS 出力クロック間の出力クロック位相オフセット = 90° tOUTPUT_CLOCK_OFFSET = ( 出力クロック位相 DQ & DQS オフセット x tCK)/360° = (90° x 5000)/360° = 1250
Results Setup margin 45 TX_DVWLEAD – tEXT – tDS
Hold margin 265 TX_DVWLAG – tEXT – tDH – tDCD_TOTAL
表 10‒8の注：
(1) Cyclone III –6 スピード・グレード・デバイスのリード・キャプチャおよびタイミング解析については、 10–17 ページの「リー
Arria II、Arria V、Cyclone IV、Cyclone V、Stratix IV および Stratix V
リード・キャプチャリード・キャプチャのタイミング解析は、メモリ・デバイスの DQS ストローブ出力 を使用して FPGA によってラッチされる DDR DQ 信号のスラックの量を示します。 リード・キャプチャのタイミング・パスは、実行時に発生するキャリブレーション 用のアカウントのために、set_input_delay (max and min)、set_max_delay、と set_min_delay の制約、およびその後のステップを使用して、TimeQuest タイミング・ アナライザの組み合わせによって分析されます。ALTMEMPHY および UniPHY IP は
<phy_variation_name>_ddr_timing.sdc (ALTMEMPHY) または <phy_variation_name>.sdc
(UniPHY) にタイミング制約を含みます。また、<phy_variation_name>_report_timing.tcl と <phy_variation_name>_report_timing_core.tcl ファイルには、さらにスラック解析を 含みます。 PHY IP は、シーケンサでキャリブレーションと追跡される PLL 位相を使用して Cyclone III デバイスのリード・データをキャプチャします。 <phy_variation_name>_report_timing_core.tcl の方程式は、最適なリード・キャプチャ のタイミング・マージンを確認します。
Arria II、Cyclone IV、および Stratix IV デバイスでは、マージンは、実行時に発生する キャリブレーション用のアカウントが TimeQuest タイミング・アナライザの計算結果 とその後の処理ステップの組み合わせに基づいて報告されます。最初に、TimeQuest タイミング・アナライザは、ベース・セットアップおよびホールド・スラックスを 返します。次に、その後の処理の手順は、TimeQuest タイミング・アナライザがモデ ルできない影響をアカウントするためにスラックスを調整します。 ライト ライト・タイミング解析は、FPGA デバイスからの DQS ストローブ出力を使用してメ モリ・デバイスでラッチされる DDR DQ 信号のスラックの量を示します。 ライト・タ イミング・パスは、実行時に発生するキャリブレーション用のアカウントのために、 set_output_delay (max and min)、およびその後のステップを使用して、TimeQuest タイミング・アナライザの組み合わせによって分析されます。ALTMEMPHY および UniPHY IP は <phy_variation_name>_ddr_timing.sdc (ALTMEMPHY) または
<phy_variation_name>.sdc (UniPHY) にタイミング制約を含みます。また、
<phy_variation_name>_report_timing.tcl と <phy_variation_name>_report_timing_core.tcl
ファイルには、さらにスラック解析を含みます。
リード再同期化
Arria II GX FPGA 付きの DDR3、DDR2、および DDR SDRAM インタフェースでは、再同 期のタイミング解析は、ALTMEMPHY の制御にあるクロック・ドメインへの DQS スト ローブでキャプチャされたリード・データを転送する懸念があります。シーケンサ でのキャリブレーションの後、専用 PLL 位相はキャプチャ・データのデータ有効 ウィンドウ内の任意の動きを追跡します。DQS および CK トレースの正確な長さは、 タイミング解析には影響しません。キャリブレーション・プロセスにより、最同期 化のセットアップおよびホールド・マージンが最大になるように、再同期化クロッ クの位相がキャプチャしたデータ有効ウィンドウの中央に集められます。また、そ の他のタイミング・パスからのスタティック・オフセットを除去します。 スタティッ ク・オフセットが削除されると、残りの不確実性は、電圧と温度変化、ジッタとス キューがあります。
UniPHY インタフェースでは、FIFO バッファはデータ・キャプチャからコアへのデー タ転送を同期化します。キャリブレーション・プロセスは FIFO バッファの深さを設 定し、専用の同期クロックは必要ありません。 再同期化のタイミング・マージンの方 程式については、<phy_variation_name>_report_timing_core.tcl を参照してください。
模擬パス
模擬パスは、往復遅延の要素の FPGA 部分を模擬します。これによって、キャリブ レーション・シーケンスは、ALTMEMPHY メガファンクションの動作を中断させず に、メモリのリードおよびライト・トランザクション時の電圧と温度の変化に起因 する遅延変動を追跡できます。 タイミング・パスのレジスタは IOE に統合されているため、Arria II GX デバイス・ ファミリには必要なタイミング制約はありません。Cyclone III および Cyclone IV デバイスの場合、模擬レジスタはコアのレジスタになり、 それは Fitter で IOE の近くに配置されます。
1 UniPHY IP は模擬パスを使用しません。
DQS 対 CK̶Arria II GX、Cyclone III、および Cyclone IV デバイス
DQS 対 CK のタイミング・パスは、メモリの CK/CK# の到達時間に対するメモリの DQS ストローブの到着時刻のスキュー要件を示します。Arria II GX、Cyclone III、およ び Cyclone III デバイスは、DQS ストローブと CK クロックがエッジ・アラインメント に着する必要があります。 デューティ・サイクル歪みをアカウントするために DQS 対 CK のタイミング・パス の 2 つのタイミング制約があります。CK/CK# 立ち上がりエッジ (tDQSS) への DQS/DQS# 立ち下がりエッジは、DQS の立ち上がりエッジがクロック・サイクルの 25％以内に CK の立ち上がりエッジに合わせて必要です。その時に、CK/CK# 立ち上 がりエッジ (tDSS/tDSH) から DQS の立ち下がりエッジのセットアップ / ホールド時間 は、DQS の立ち下がりエッジが CK の立ち上がりエッジから離れるクロック・サイク ルが 20％以上である必要があります。
TimeQuest タイミング・アナライザは、set_output_delay (max and min) 制約を使用 して、DQS 対 CK のタイミング・パスを分析します。 詳細は、
<phy_variation_name>_phy_ddr_timing.sdc を参照してください。
ライト・レべリング t
DQSSDDR2 SDRAM（UniPHY 付き）と DDR3 SDRAM（ALTMEMPHY と UniPHY 付き）インタ フェースでは、ライト・レべリング tDQSSタイミングはキャリブレーション・パスで す。それは、メモリ側で CK/CK# の到着時間に対する DQS ストローブの到着時間のス キュー・マージンについて説明します。適切なライト・レベリング・コンフィギュ レーションのために DLL の遅延チェインは 8 に等しくなければなりません。PHY IP は、方程式を介してマージンを報告します。 詳細は、 <phy_variation_name>_report_timing_core.sdc を参照してください。
