FPGA TCCS出力タイミング仕様を使用して、メモリ・インタフェースを確認するに
は、次の仮定が必要です。
■ QDRII、QDRII+、およびRLDRAM II SIOメモリ・インタフェースの場合、ライト・
クロック出力ピン（例えば、K/K#やDK/DK#など）はDQS/DQSnピンのペアに配 置する必要があります。
図 10‒17. 信号スプリッタを持つ DIDO コンフィギュレーション
図 10‒17の注：
(1) DDR3、DDR2、およびDDR SDRAMインタフェースのmem_clk[0]およびmem_clk_n[0]ピンは、
フィードバック用にI/O入力バッファを使用します。したがって、これらのピンに対しては、双方 向I/Oバッファが使用されます。差動DQS入力を使用するメモリ・インタフェースの場合、入力 フィードバック・バッファは差動入力としてコンフィギュレーションされ、シングル・エンドDQS 入力を使用するメモリ・インタフェースの場合、入力バッファはシングル・エンド入力としてコン フィギュレーションされます。シングル・エンド入力フィードバック・バッファを使用するには、
そのI/OバンクのVREFピンにI/O規格のVREF電圧を供給する必要があります。
(2) メモリ出力のクロック生成でのジッタを最小に抑えるためには、リージョナルQCLK （クアドラン
ト） ネットワークが必要です。
mem_clk (1)
Q D
Q D
System Clock (2)
FPGA LEs I/O Elements VCC
mem_clk_n (1) 1
0
■ ライト・クロック信号を生成するために使用されるPLLクロック、およびライ ト・データ信号を生成するために使用されるPLLクロックは同じPLLから来なけ ればなりません。
■ すべてのライト・クロックとライト・データ・ピンのスルー・レートはFastに設 定、またはOCTの使用が必要です。
■ 自動デスキューが有効にされない場合（またはALTMEMPHYコンフィギュレーショ ンでサポートされていない場合）、出力遅延チェインと出力イネーブル遅延チェ インは、すべてQuartus IIソフトウェアによって適用されたデフォルト値に設定 する必要があります。 これらの遅延チェインは、Cyclone IIIの出力レジスタと出力 イネーブル・レジスタ・ツー・ピンの遅延チェイン、およびStratix III D5とD6遅 延チェインが含まれています。
■ すべてのライト・クロックとライト・データ・ピンのIO_OBUF原子の出力オーペ ン・ドレインはOffに設定する必要があります。Output Open Drain のロジック・
オプションが無効にする必要があります。
■ すべてのライト・クロックとライト・データ・ピンのウィーク・プルアップはOff に設定する必要があります。Weak Pull-Up Resistor のロジック・オプションが無 効にする必要があります。
■ すべてのライト・クロックとライト・データ・ピンのバス・ホールドはOffに設定 する必要があります。Enable Bus-Hold Circuitry のロジック・オプションが無効に する必要があります。
Cyclone III デバイス
Cyclone IIIデバイスでは、次の追加のメモリ・クロックの仮定が必要です。
■ ライト・データ・ピン（DMピンを含む）は、選択したDQSピンに関連するDQピ ンに配置する必要があります。
■ すべてのライト・クロック・ピン（DQS/DQS#）はDDIO出力レジスタによって供 給される必要があります。
■ すべてのライト・データ・ピンは、VCC、またはGNDのDDIO出力レジスタによって 供給される必要があります。
■ ライト・クロックを生成するために使用されるPLLクロックの位相シフトは、ラ イト・データ（公称90°オフセット）を生成するために使用されるPLLクロック よりも72°～108°以上でなければなりません。
■ ライト・データとクロック出力ピンの I/O規格と現在の強さの設定は、次の通り でなければなりません。
■ DDR SDRAMインタフェースの場合、SSTL-2 Class Iおよび12 mA、またはSSTL-2 Class IIおよび16 mA
■ DDR2 SDRAMインタフェースの場合、SSTL-18 Class I および8/12 mA、または SSTL-18 Class IIおよび16 mA
Stratix III デバイス
Stratix IIIデバイスでは、次の追加のメモリ・クロックの仮定が必要です。
■ 差動ライト・クロック信号（DQS/DQSn）は信号スプリッタを使用して生成する 必要があります。
■ ライト・データ・ピン（DMピンを含む）は、選択したDQSピンに関連付けられた 関連DQピンに配置する必要があります。この規則の唯一の例外は、×18 DQグ ループを使用してエミュレートされたQDRIIおよびQDRII+ ×36インタフェースで す。そのようなインタフェースでは、すべてのライト・データ・ピンは、デバイ ス（左、右、上、または下）の同じエッジに配置する必要があります。また、ラ イト・クロックK/K#ピンのペアは、同じエッジでDQS / DQSnピン・ペアのいず れかに配置する必要があります。
■ すべてのライト・クロック・ピンは同じ回路構造が必要です。
■ DDR2 SDRAMインタフェースとレベリング・インタフェースを持つDDR3
SDRAMの場合は、すべてのDQS/DQS#ライト・ストローブは、
OUTPUT_PHASE_ALIGNMENTブロック内のライト・レベリング遅延チェインで
クロックされるDDIO出力レジスタによって供給される必要があります。
■ DDRおよびDDR2 SDRAMインタフェースの場合、すべてのライト・クロック・
ピンは、グローバルまたはリージョナル・クロック・ネットワークでクロッ クされるDDIO出力レジスタによって供給される必要があります。
■ すべてのライト・データ・ピンは、同じ回路構造が必要です。
■ DDR3 SDRAMインタフェースの場合、すべてのライト・データ・ピンは
OUTPUT_PHASE_ALIGNMENTブロックVCC、またはGNDのいずれかでクロック されるDDIO出力レジスタによって供給される必要があります。
■ DDRおよびDDR2 SDRAMインタフェースの場合、すべてのライト・データ・ピ
ンは、グローバルまたはリージョナル・クロック・ネットワーク、VCCまたは GNDのいずれかでクロックされるDDIO出力レジスタによって供給される必要 があります。
■ ライト・クロック出力はライト・データ出力よりも72、° 90°、または108°以上で なければなりません。
■ レベリング・インタフェースを持つDDR2 SDRAMとDDR3 SDRAMの場合は、
OUTPUT_PHASE_ALIGNMENTブロック内のライト・レベリング遅延チェイン
は、ライト・データにライト・クロックを中央揃えにするために、72°、90°、
または108°の位相シフトを実装する必要があります。
■ DDRおよびDDR2 SDRAMインタフェースの場合は、ライト・クロックをクロッ
クするために使用されるPLLクロックの位相シフトは、生成される中央揃え のクロックとデータをクロックするために使用されるPLLクロックの位相シ フトよりも72°～108°以上でなければなりません。
■ T4 (DDIO_MUX)遅延チェインは すべて3に設定する必要があります。差動DQSが使
用される場合（スプリッタを使用）、T4は2に設定する必要があります。
■ すべてのメモリ・クロック・ピンのプログラム可能な立ち上がりと立ち下がりの 遅延チェインの設定は0に設定する必要があります。
表 10–9 に、各メモリ・タイプとピン配置のライト・クロックおよびライト・データ 信号にサポートされるI/O規格を示します。