計算機ハードウエア

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計算機ハードウエア

2017年度前期第４回

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CPU メモリ I/O (Input/ Output) データバスアドレスバスコントロールバス

コンピュータバスの構成

 コンピュータバスは、コンピュータ本体（CPU）と、そのコンピュータ本体とデータのやり取りをする複数の相手との間を結ぶ、共用の信号伝送路である。  CPUは【バス】を制御して、複数のデバイス（メモリやI/O）とデータのやり取りを行う。  各デバイスには、識別用の【アドレス】が付けられている。

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SH7145 コンピュータアーキテクチャ（アルファプロジェクト AP-SH2F-6A ボード） CPU(SH7145) クロック用クリスタルメモリデータバス（32 bit）アドレスバス（23 bit） I/Oアドレスバス（22 bit）インタフェースデータバス（16 bit）リセット信号割り込み信号コントロールバス

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CPUの求めに応じて、バスの信号を基に複数のデバイスの接続／切断／選択などの制御を行っているのが【組み合わせ回路】である。

これから、ディジタル回路（論理回路）における組み合わせ回路について説明します。

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論理回路素子

Z

R

A

B

+Vcc

_入力 _[V] _出力 _[V] A B Z 0 0 0.6 0 5 0.6 5 0 0.6 5 5 5 ダイオードを用いた論理素子の動作原理ダイオードの順方向電圧降下を 0.6 [V] として

AND 回路として機能する

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論理回路素子

入力 [V] 出力 [V] A B Z 0 0 0 0 5 4.4 5 0 4.4 5 5 4.4 ダイオードを用いた論理素子の動作原理

OR 回路として機能する

Z

R

A

B

(8)

論理回路素子

入力 [V] 出力 [V] In Z 0 5 5 0.6 トランジスタを用いた論理素子の動作原理

NOT 回路として機能する

Out

R

In

+Vcc

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TTL(Transistor-Transistor-Logic)

ダイオードによる回路から，トランジスタによる回路へ

Z

R

A

B

+Vcc

Out

R

+Vcc

A

B

マルチエミッタトランジスタ (Multi-emitter Transistor)

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トーテムポール型

TTL

トーテムポール型回路を用いたトランジスタによる論理回路

Out

Tr 1

+Vcc

A

B

_{Tr 2}

Tr 3

Tr 4

Out = ABC

NAND 回路 Tr 2 = ON Tr 3 = OFF Tr 4 = ON Tr 2 = OFF Tr 3 = ON Tr 4 = OFF

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実際の

TTL集積回路(IC)

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(13)

オープンコレクタ出力

(Open Collector Output)

論理ゲートにおける出力段トランジスタのコレクタが開放されている Out +Vcc ラインドライバタイプ (Type of Line-driver) Out +Vcc オープンコレクタタイプ (Type of Open Collector)

（トーテムポール形） (Totem pole configuration)

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オープンコレクタ出力によるワイヤード

OR

通常，ゲートの出力は直結してはならないが，オープンコレクタタイプの出力を持つゲートどうしは，出力を結合してORとすることができるこれをワイヤードOR (Wired OR) という．ただし，ワイヤードORは演算速度が遅い．ラインドライバタイプ

(Type of Line-driver) _{(Type of Open Collector)}オープンコレクタタイプ

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トライステート（３状態）

(Tri-State)

ラインドライバタイプ (Type of Line-driver) Out +Vcc Tr 1 Tr 2 通常のラインドライバタイプのゲート出力は，トーテムポール形のトランジスタ対の一方がON のときは，他方がOFFになるように動作する．両方のトランジスタがOFFになる状態を作り出すことができる出力がトライステート出力(Tri-State Output) と呼ばれ，回路が切り離されたのと等価になる．この状態をハイ・インピーダンス状態 (High Impedance State) と言う

Tr1:ON Tr2:OFF

Tr1:OFF Tr2:ON

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トライステート状態の応用例

データバスアドレスバス周辺機器アドレスデコーダ（Address decoder）バスバッファ（Tri-State）周辺機器

バスバッファ（Bus Buffer）は、アドレスデコーダ（Address decoder）の選択信号によって、データ信号を有効(Enable)、無効(Disenable＝Tri-State) にしたり、データ信号の方向（Direction = Input / Output）を決定する。

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組み合わせ回路：マルチプレクサ (Multiplexer)

n 本の選択線を用いて 2n 本のデータ入力線の中から１本を選択して出力する回路 2n _{(=m) 入力から１出力を選択するマルチプレクサを} 「m×1 マルチプレクサ」という D₀ D₁ D₂ D₃ Q S₁ S₀ S1 S0 Q 0 0 0 1 1 0 1 1 D0 D1 D2 D3

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組み合わせ回路：マルチプレクサ (Multiplexer)

Q S0 S1

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Q₀ Q₁ Q₂ Q₃ D S₁ S₀ S1 S0 Q0 Q1 Q2 Q3 0 0 0 1 1 0 1 1 D 0 0 0 0 D 0 0 0 0 D 0 0 0 0 D Q₀ = S₁S₀D Q₁ = S₁S₀D Q₂ = S₁S₀D Q₃ = S₁S₀D

組み合わせ回路：デマルチプレクサ (Demultiplexer)

n 本の選択線(selector signal)を用いて1本のデータ入力を 2n 本のデータ出力線(data output) のうちの１本に出力を接続する回路

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Multiplexer : 多くの入力の中から必要な入力を取り出す切り替えスイッチに相当する機能を持ったデバイス Data selector とも言う Demultiplexer : １つの入力を多数の出力端子に切り替えてデータを分配する機能を持ったデバイス

組み合わせ回路：デマルチプレクサ (Demultiplexer)

(21)

2進数列の暗号（コード）を元の情報に戻す回路復号器とも言う D1 D0 Q0 Q1 Q2 Q3 0 0 0 1 1 0 1 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 2進 2bit デコーダの真理値表

組み合わせ回路：デコーダ(Decoder)

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情報をある一定の規則によって数値化（２進数列）にする回路（暗号器とも言う） 2進 2bit エンコーダ D0 D1 D2 D3 Q1 Q0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 1 1 0 1 1

組み合わせ回路：エンコーダ(Encoder)

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CPUは、アドレスバスを制御して、【アドレス空間(Addressing space)】上での所望のデバイスにアクセス(Access)しようとする。このアドレス信号を復号（【デコード(decode)】）して、アクセスを可能にするのが【アドレスデコーダ(Address Decoder)】である。 CPU メモリ I/O (Input /Outp ut) データバスアドレスバスコントロールバス I/O空間外部メモリ (External memory) 内蔵メモリ (Internal memory) アドレスマップ 010000H～ 010100H 004000H～ 008000H 000000H～ 000100H 例えば、外部メモリにアクセスしたい場合には、アドレスバスの信号が 004000H～008000Hの間では、メモリモジュールが選択されるように組み合わせ回路を実現する。

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記憶素子

(memory) の話

ディジタル計算機での記憶素子

• RAM (Random Access Memory)

SRAM (Static RAM) レジスタ，キャッシュなど

DRAM (Dynamic RAM) 主記憶(main memory) • ROM (Read Only Memory)

マスクROM Unerasable

PROM (Programmable ROM) Erasable

切断型 PROM １回のみ書き込み可能

(Writable at once) EPROM (Erasable PROM) 紫外線で消去可能

(Erasable with Ultra Violet ray) EEPROM (Electrical EPROM) 電気的に消去可能

(Electrically Erasable)

フラッシュROM 電気的に消去可能

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RAMの話

SRAM (Static RAM) フリップフロップ回路(Flip-Flop)で構成される

ライト時：データ(1or0)をデータ線に出力し、ワード線に電圧(Vcc)を印加トランジスタ(Tr1)のソースとドレインが導通データが図のP点に出力される出力されたデータはフリップフロップ回路により保持リード時：データ線を開放し、再びワード線に電圧を印加 Tr1のソースとドレインが導通し、保持されている出力点のデータがデータ線に出力されるデータ線 Tr１出力ワード線

(26)

RAMの話

DRAM (Dynamic RAM) トランジスタとキャパシタで構成される

キャパシタ(Capacitor)に蓄えられた微小な電荷でデータを記憶(保持)する読み出し動作が複雑記憶を維持するために「リフレッシュ(refresh)」という操作が必要ロウ(row:行)とカラム(column:列)に分けてアドレッシング(addressing)を行なうデータ線ワード線 _データ線ワード線ワード線データ線

(27)

パソコンの中のメモリモジュール

パソコンの中では、SDRAM が用いられており、その規格は、凡そ以下のようなもの DDR SDRAM チップ規格モジュール規格動作周波数転送速度 DDR200 PC1600 200MHz 1.6GB/s DDR266 PC2100 266MHz 2.1GB/s DDR333 PC2700 333MHz 2.7GB/s DDR400 PC3200 400MHz 3.2GB/s DDR2 SDRAM チップ規格モジュール規格動作周波数転送速度 DDR2-400 PC2-3200 400MHz 3.2GB/s DDR2-533 PC2-4200 533MHz 4.2GB/s DDR2-667 PC2-5300 667MHz 5.3GB/s DDR2-800 PC2-6400 800MHz 6.4GB/s

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パソコンの中のメモリモジュール

DDR3 SDRAM チップ規格モジュール規格動作周波数転送速度 DDR3-800 PC3-6400 800MHz 6.4GB/s DDR3-1066 PC3-8500 1066MHz 8.5GB/s DDR3-1333 PC3-10600 1333MHz 10.67GB/s DDR3-1600 PC3-12800 1600MHz 12.8GB/s DDR3-1800 PC3-14400 1800MHz 14.4GB/s DDR3-2000 PC3-16000 2000MHz 16GB/s DDR3-2133 PC3-17066 2133MHz 17.06GB/s DDR4 SDRAM チップ規格モジュール規格動作周波数転送速度 DDR4-2133 PC4-17000 2133MHz 17.06GB/s DDR4-2400 PC4-19200 2400MHz 19.2GB/s DDR4-2666 PC4-21300 2666MHz 21.3GB/s

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ROMについて

EPROM

フローティングゲートMOSFET アレイ (Floating gate MOSFET array) で構成

通常のデジタル回路よりも高い電圧を使って個々のMOSFETに書き込む UV-EPROM（紫外線消去型） http://electronics.stackexchange.com/que stions/34607/erasing-eproms-with-sunlight フローティングゲート (Floating gate) コントロールゲート (Control gate) ソース _ドレインフローティングゲートMOSFET フラッシュメモリ(Flash memory)は、ここのゲート絶縁膜が非常に薄く作ってあるところが異なる

(30)

計算機の中の記憶素子

例えば、インテル製の Core i7 だと，

非常に高速な記憶素子群がCPUのチップの上に構築されている

(31)

キャッシュメモリ

(Cache memory)

演算器(processor) （含レジスタ）キャッシュメモリ (Cache memory) 主記憶（メインメモリ:Main memory） CPU キャッシュメモリからのデータの読み出しは高速～１０ナノ秒程度キャッシュメモリにデータが無い場合には主記憶からの読み出しとなる～数１０ナノ秒かかる

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