特電 TOKUDEN PCIe& 光ファイバボード Cosmo-K + 取扱説明書第 1.1 版平成 29 年 5 月 9 日特殊電子回路株式会社 1 Copyright 2017 特殊電子回路 All rights reserved.

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第

1.1 版

平成

29 年 5 月 9 日

特殊電子回路株式会社

PCIe&光ファイバボード

『

Cosmo-K

+

』取扱説明書

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重要必ずお読みください

本製品を安全にお使いいただくために、以下に示す注意事項を必ずお守りください。万が一、誤った使い方をされますと、お客様のターゲットボードの破損、怪我、火災の原因となるおそれがあります。１．通電状態の機器に触れる際には、破損や感電、怪我などに十分ご注意ください。２．本製品を誤った方向に差し込むと、ハードウェアが破損することがあります。また、本製品の挿抜は必ず電源断の状態で行ってください。３．本製品に強い振動や衝撃、熱を与えないで下さい。４．万が一、異常を感じた場合は速やかに電源をOFF にし状況を確認してください。本製品は、教育や試作などFPGA の動作検証目的などを想定して作られており、この装置を使用した結果は一切保証できません。本製品はお客様機器の研究・開発・評価・教育用としてのみご使用ください。また、書面による事前の許諾なしに次に掲げるハイリスク用途に使用することはできません。１．人命に関わる機器２．医療機器３．誤動作により、人体、財産または自然環境に影響を及ぼす可能性のある機器４．誤動作により、火災の発生を起こさせる可能性のある機器５．航空・宇宙機器およびナビゲーションシステム６．兵器システムあるいは軍事目的の機器を製造または製造の支援をするための機器７．原子力関連機器８．電動工具９．その他、デバイスの誤動作やデータの消失によって、何らかの損害を被る場合や何らかの問題が生じる装置

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１．はじめに ... 4 ２．仕様 ... 4 ２．１仕様と特徴 ... 4 ２．２動作環境 ... 5 ２．３その他、ご用意いただくもの ... 5 ３．装置の説明 ... 6 ３．１装置写真 ... 6 ３．２ジャンパの設定 ... 7 ３．３ブラケット ... 8 ３．４コネクタの説明 ... 8 ３．５電源の供給方法 ... 13 ４．FPGA のコンフィギュレーション ... 14 ４．１コンフィギュレーションの方法 ... 14 ４．２ USB からコンフィギュレーションする方法 ... 15 ４．３外部のJTAG ケーブルを使用する方法 ... 17 ４．４コンフィギュレーションのリセット ... 18 ４．５コンフィギュレーションの高速化 ... 18 ５．DDR3-SDRAM ... 19 ６．PCI Express ... 21

６．１ Kintex-7 の GTX と内蔵 EndPoint Block ... 21

６．２ PCI Express カードエッジのピン配置 ... 21 ６．３ FPGA のピン配置 ... 23 ６．４サイドバンド信号 ... 24 ６．５ PCI Express の IP コア ... 24 ７．各種コネクタ・I/O の仕様 ... 25 ７．１コネクタ CN4 （SATA ホストコネクタ）... 25 ７．２コネクタ J1 （JTAG 用コネクタ） ... 25 ７．３ LED、スイッチ ... 26 ７．４コネクタ CN1 （電源ジャック） ... 26 ７．５クロック ... 27 ７．サポート ... 28

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１．はじめに

このたびはKintex-7 PCIe QSFP+ボード「Cosmo-K+_{」をお買い上げいただきまして誠にありがと} うございます。

当装置は、40Gbps 光ファイバ・コネクタ「QSFP+」を備えた PCI Express FPGA ボードです。PCIe Gen2 x4 レーンを通じてホスト PC と通信することができるほか、光ファイバを用いた最大 40Gbps の任意のプロトコルを実装し、またUSB3.0 を通じてホスト PC と通信したり FPGA に書き込んだりすることができます。本製品を用いると、PCI Express および QSFP+を利用したオリジナル制御装置を開発することができます。

２．仕様

２．１仕様と特徴

本製品は、以下の特徴を備えています。  大規模 FPGA を搭載・Kintex-7 XC7K160T-2FFG686C 162,240 ロジックセル、DSP48 スライス 600 個、36kB ブロック RAM 325 個 8 チャネルのギガビットトランシーバ、PCIe End Point Block 内蔵

 PCI Express Gen2×4 レーン (20Gbps) 構成  40Gbps SFP+モジュール(別売り)を 1 個搭載可能

 1Gbps SFP モジュール(別売り)を 1 個搭載可能（通信速度は 1Gbps まで）  Kintex-7 の内蔵 PCI Express End Point Block が使用可能

 ISSI 社製大容量 DDR3 SDRAM IS43TR16256AL-125KBL を搭載 1Gbyte（32 ビット幅、8 バンク構成）、最高 6.4GByte/s アクセス。  拡張が容易な 2.54mm ピッチピンヘッダに 60 本の I/O を出力  オンボードの SPI ROM から FPGA コンフィギュレーションが可能

Micron 製 SPI フラッシュメモリ N25Q128 搭載（容量：128Mbit） FPGA のコンフィギュレーションデータ、ユーザデータの格納に使用可能  Cypress Semiconductor 社製 EZ-USB FX3（CYUSB3014）搭載

アプリケーションデータの転送とUSB-JTAG の機能を 1 つの USB ポートで実現・IN 方向最大実効転送速度約 300MBytes/秒以上・OUT 方向最大実効転送速度約 300MBytes/秒以上 ※使用するPC のスペックにより速度は変動します  オンボードの LED 表示器とスイッチ  オンボードの水晶発振器（LVDS 125MHz および 150MHz）  PCI Express ロープロファイル形状

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当装置の仕様を表１に示します。

表 1 当装置の仕様

項目値

型番 _COSMOK-PLUS

FPGA XILINX Kintex-7 XC7K160T-2FFG676C オンボードメモリ _{1GByte DDR3 SDRAM (32bit width)} PCI Express PCI Express Gen2 x4 (2GB/s)

光ファイバ 40Gb QSFP モジュールを装着可能（オプション） 1Gbps SFP モジュールを搭載可能（オプション） USB3.0 USB 3.0 を通じて 300～400MB/s の通信が可能 FPGA のコンフィギュレーションが可能電源 DC5V。汎用の 5V AC アダプタを使用可。拡張I/O ポート 2.54mm ピッチピンヘッダに 60 本（LVDS30 組）消費電力 2W FPGA シャットダウン時 5W DDR3 メモリ使用時基板サイズ 69mm×114mm ただし突起部を除く

２．２動作環境

本製品をご利用いただくためのパソコンの条件は以下のとおりです。表 2 本製品の動作環境項目条件パソコン本体 Intel 86 系プロセッサを搭載し、Windows PC もしくは Linux が動作するマシン OS Windows2000/XP/7/8/10 (32bit/64bit 版) Scientific Linux CERN 5,6

CPU Pentium 800MHz 以上 (推奨)

その他ソフトウェア論理合成を行う場合、ISE14.7 もしくは Vivado2016.4 以降がインストールされていることが必要

２．３その他、ご用意いただくもの

 光ファイバを使用する際には、QSFP+および SFP+のモジュールをご用意ください。

 当社の提供する USB-JTAG ツール(s6a7jtagw.exe)で FPGA を JTAG コンフィギュレーションするには、付属のUSB ケーブルを使用してください。

 s6a7jtagw.exe を使用せずに XILINX 製ツールから FPGA のコンフィギュレーションを行う場合は、Platform USB Cable USB をご用意ください。

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３．装置の説明

３．１装置写真

当装置の基板表面の外観および主なコネクタとスイッチの名称と位置を写真１に示します。写真 1 メイン基板・表面の外観基板表面の拡張コネクタには、60 本の信号線(LVDS 36 ペア)が配線されています。このコネクタの差動ペアは等長配線がされています。差動ペア間は等長配線されていません。 QSFP コネクタ USB3.0 リセットスイッチ SFP コネクタ電源コネクタ JTAG コネクタ PCI Express 拡張I/O ポート汎用スイッチ

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基板裏面を写真2 に示します。写真 2 メイン基板・裏面の外観

３．２ジャンパの設定

Cosmo-K のジャンパは 4 か所あります。それぞれの機能とデフォルトの状態については表 3 をご覧ください。表_{３ジャンパの用途} 番号機能デフォルト状態 J2 ピンヘッダの VCC 端子（各 Bank の VCCIO）をシステムの 1.8V に接続する接続。※VCCIO をオープンにしたまま動作させないでください J3 PCI Express から電源供給する接続。 J4 USB IC の VBUS 端子と VBATT 端子

を接続する。

接続。

J5 USB3.0 バスパワーで給電するオープン。※USB バスパワーでは電力が足りないため動作できません。

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３．３ブラケット

本装置には、２種類のブラケットが付属しています。ブラケットとは、パソコンの筐体に装着するための金属製の固定用部品で、使用するパソコンの筐体に合わせてフルハイト用とロープロファイル用を用意しています。必要に応じて取り換えてください。なお、ブラケットを使わずにパソコンのPCI Express のソケットに挿すと、基板が誤って斜めに装着されたときに端子がショートし、PCI Express のコネクタに出ている 12V が他の端子に印加されて破壊される危険性があります。ブラケットは必ず使用してください。写真 3 ブラケット（左がフルハイト、右がロープロファイル用）

３．４コネクタの説明

（１） QSFP コネクタ QSFP コネクタには、40Gbps の光ファイバモジュールを装着します。動作の確認が取れているモジュールとしては、Finisar Corporation 社の FTL410QE2C が挙げられます。

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写真 4 Finisar Corporation 社 FTL410QE2C QSFP+は 4 本の 10Gbps の光ファイバで構成されています。4 つの 10Gbps ポートは FPGA 内の 4 つのトランシーバ(GTX)に接続されています。使用されているバンクは、MGT_BANK_116 で、チャネルX0Y4,X0Y5,X0Y6, X0Y7 です。ピン配置を表 4 に示します。表 3 GTX チャネル割り当て QSFP チャネル GTX チャネル FPGA ピン番号 1 X0Y4 受信p:G4 n:G3 送信p:F2 n:F1 2 X0Y5 受信p:E4 n:E3 送信p:D2 n:D1 3 X0Y6 受信p:C4 n:C3 送信p:B2 n:B1 4 X0Y7 受信p:B6 n:B5 送信p:A4 n:A3 MGT_BANK_116 にはリファレンスクロックとして、表 5 に示すように 2 種類の発振器からクロックが供給されています。これらのクロックは用途に応じて使い分けてください。表 4 GTX クロック割り当てクロック番号周波数 FPGA ピン番号 REFCLK0 150MHz p:D6 n:D5 REFCLK1 125MHz p:F6 n:F5 QSFP+を制御するための信号は、FPGA の汎用 I/O（Bank16。3.3V）に割り当てられています。機能と、QSFP+を使用するための値の設定は表 6 を参照してください。

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表 5 QSFP+制御信号

信号名機能 FPGA の設定ピン番号

QSFP_Reset L でモジュールリセット H を出力 B12 QSFP_ModPRS L ならばモジュールが存在する入力 B14 QSFP_ModSel L ならば 2-wire シリアルが使用できる H を出力 A12

QSFP_INT L で割り込み通知入力 A14

QSFP_SDA 2-wire 双方向 _B15

QSFP_SCL 2-wire 出力 A15

QSFP_LP H ならば低消費電力モード L を出力 A13

（２） SFP コネクタ

Cosmo-K+の SFP コネクタは、FPGA の汎用 I/O ポートに接続されています。そのため、GTX に備わっているような8b/10b エンコードや、イコライザ、プリエンファシス、PLL 等が使用できません。あくまでも補助的なI/O ポートとして使用できます。送信データは 1.8V LVDS、それ以外の信号はすべて3.3V I/O バンクです。

写真 5 Avago 社の AFBR-709SMZ (Digikey 社 Web サイトより引用)

信号を送信するには、FPGA から DIS を L にして出力してください。ABS、LOS はそれぞれモジュールの存在確認と、受信信号の有無を確認するためのものなのでFPGA は入力にします。

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表 6 SFP+制御信号信号名機能 FPGA の設定ピン番号 SFPx_ABS L でモジュールが存在する入力 _A9 SFPx_LOS L で受信信号がなし入力 A8 SFPx_SDA 2-wire 双方向 _C9 SFPx_SCL 2-wire 出力 A10 SFPx_DIS L でモジュールをディゼーブル H を出力 B9 SFPx_TX+ 送信データ＋ LVDS 出力 E25 ※1.8V バンク SFPx_TX- 送信データ－ LVDS 出力 _D25 ※1.8V バンク SFPx_RX+ 受信データ＋ LVDS 入力 E11 SFPx_RX- 受信データ－ LVDS 入力 _D11 （３）汎用I/O コネクタ汎用I/O コネクタには、60 本の汎用 I/O 信号が接続されています。写真 6 汎用 GPIO コネクタピン配置は図2 のようになっています。図の赤いピンは VCCIO、黒いピンは GND を示します。 1 0 3 2 5 4 7 6 9 8 11 10 13 12 15 14 17 16 19 18 21 20 23 22 25 24 27 26 29 28 31 30 33 32 35 34 37 36 39 38 41 40 43 42 45 44 47 46 49 48 51 50 53 52 55 54 57 56 59 58 C N3 C N2 図 1 GPIO のピン配置

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表 7 GPIO のピン配置

信号名 I/O バンク FPGA ピン番号信号名 FPGA ピン番号

GPIO0 15 C19 (IO_L4P) GPIO1 B19 (IO_L4N) GPIO2 15 D19 (IO_L15P) GPIO3 D20 (IO_L15N) GPIO4 15 G19 (IO_L16P) GPIO5 F20 (IO_L16N) GPIO6 15 C17 (IO_L5P) GPIO7 C18 (IO_L5N) GPIO8 15 H19 (IO_L18P) GPIO9 H20 (IO_L18N) GPIO10 15 H16 (IO_L7P) GPIO11 G16 (IO_L7N) GPIO12 15 M17 (IO_L23P) GPIO13 L18 (IO_L23N) GPIO14 13 N26 (IO_L5P) GPIO15 M26 (IO_L5N) GPIO16 13 T24 (IO_L15P) GPIO17 T25 (IO_L15N) GPIO18 13 T20 (IO_LP) GPIO19 R20 (IO_LN) GPIO20 13 M21 (IO_L10P) GPIO21 M22 (IO_L10N) GPIO22 13 P24 (IO_L4P) GPIO23 N24 (IO_L4N) GPIO24 13 R25 (IO_L6P) GPIO25 P25 (IO_L6N) GPIO26 13 R22 (IO_L14P)

※SRCC

GPIO27 R23 (IO_L14N) ※SRCC

GPIO28 13 U19 (IO_L18P) GPIO29 U20 (IO_L18N) GPIO30 15 A18 (IO_L2P) GPIO31 A19 (IO_L2N) GPIO32 15 D15 (IO_L6P) GPIO33 D16 (IO_L6N) GPIO34 15 F19 (IO_L17P) GPIO35 E20 (IO_L17N) GPIO36 15 C16 (IO_L1P) GPIO37 B16 (IO_L1N) GPIO38 15 E15 (IO_L10P) GPIO39 E16 (IO_L10N) GPIO40 15 H17 (IO_L14P)

※SRCC

GPIO41 H18 (IO_L14N) ※SRCC

GPIO42 15 J18 (IO_L20P) GPIO43 J19 (IO_L20N) GPIO44 13 K25 (IO_L1P) GPIO45 K26 (IO_L1N) GPIO46 13 R26 (IO_L2P) GPIO47 P26 (IO_L2N) GPIO48 13 P16 (IO_L20P) GPIO49 N17 (IO_L20N) GPIO50 13 N19 (IO_L7P) GPIO51 M20 (IO_L7N) GPIO52 13 M24 (IO_L8P) GPIO53 L24 (IO_L8N) GPIO54 13 M25 (IO_L3P) GPIO55 L25 (IO_L3N) GPIO56 13 P23 (IO_L11P) ※SRCC GPIO57 N23 (IO_L11N) ※SRCC GPIO58 13 N21 (IO_L12P) ※MRCC GPIO59 N22 (IO_L12N) ※MRCC

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GPIO の I/O 電源（VU）はジャンパ(J2)でボード上の 1.8V に接続されているため、デフォルトでは 1.8V となります。ジャンパ(J2)を切断しコネクタの VU に外部から電源を供給すると、 Bank13,Bank15 の VCCIO 電源電圧を変更できます。 J2 を接続した状態では、コネクタの VU に 1.8V 以上の電圧を決して加えないようにしてください。本体ボードのVCC1.8V に過電圧がかかり、各種部品を壊す虞があります。

３．５電源の供給方法

本ボードは、以下の3 つのいずれかの方法で電源を供給します。 ① USB から給電する方法基板裏面のジャンパJ4、J5 をショートすると USB から給電するモードになります。この給電ラインには定格 1000mA のリセッタブル・ヒューズが挿入されており、ボードの最大消費電流は 1000mA に制限されます。ただし、USB だけでは起動時の大きな電流を供給できないため、起動することができません ② AC アダプタから給電する方法基板裏面のDC ジャックを通じて給電が可能です。付属の AC アダプタ（DC 5V）を接続してください。 ③ PCI Express バスから給電する方法基板表面のジャンパJ3 をショートすると、PCI Express バスから給電するモードになります。 J3 をショートした状態では本体の 3.3V とホスト PC の 3.3V が電気的に接続されているため、 PCI Express に挿しながら AC アダプタから給電しないようにしてください。

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４．

FPGA のコンフィギュレーション

４．１コンフィギュレーションの方法

FPGA は揮発性（電源 OFF でデータが消去される）のため、何らかの方法でコンフィギュレーションを行わなければなりません。FPGA をコンフィギュレーションするには 2 つの方法があります。ひとつはFPGA に直接コンフィギュレーションする方法で、もうひとつは基板上のシリアルフラッシュ ROM にコンフィギュレーションデータを書き込んでおく方法です。これらの方法の特徴を表9 に示します。表 8 コンフィギュレーションの方法特徴 FPGA 直接書き込みシリアルROM 揮発性/不揮発性揮発性不揮発性書き込み時間短い（10 秒程度）長い（2 分程度）書き込みツール当社製無償ツール(s6a7jtagw.exe) 当社製包括的 JTAG ツール MITOUJTAG ※XILINX iMPACT、Vivado でも可用途試作を繰り返す場合スタンドアローンで運用する場合コンフィギュレーションデータをシリアルROM に書き込む場合は、電源 ON で即動作可能になるので、本ボードを利用した機器をスタンドアローンで運用する場合に適しています。しかし、シリアルROM の書き込み時間は長いため、試作を繰り返すような場合には向いていません。 FPGA に直接書き込む方法は、書き込み時間も短く、試作を繰り返す場合に適しています。しかし、この場合は電源がOFF になると FPGA のデータも消去されてしまいます。回路を何度も作り変えるような試作の段階ではFPGA に直接書き込む方法を用い、ある実際の運用を行う段階に入ってからフラッシュROM に書き込むようにしてください。

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４．２

USB からコンフィギュレーションする方法

手軽にFPGA に書き込むには、オンボードの USB-JTAG 機能を利用すると便利です。USB-JTAG を使うには、当社Web サイトまたは付属の CD-ROM に格納されているソフトウェア「s6a7jtagw.exe」を使用します。

s6a7jtagw.exe を使用するには、基板の USB コネクタに付属の USB3.0 ケーブルか、市販の USB2..0 ケーブルを挿入してパソコンと接続し、s6a7jtagw.exe を起動します。

写真 7 USB でパソコンと接続する図 2 s6a7jtagw.exe のアイコン

s6a7jtagw.exe を起動したら、Detected Device の欄に XC7K160T と表示され、画面上に基板の写真が表示されているはずです。

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FileOpen を押して、Open New File を選びます。

図 4 Open New File を選択する

その後、ダイアログが開いたら書き込みたいファイルを選択して、Auto ボタンを押します。

図 5 書き込みたいファイルを指定する

図 6 自動書き込み開始ボタン図 7 書き込み中の様子

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SPI ROM に書き込む際には、Programming target を SPI ROM にします。図 8 SPI ROM に書き込む場合 FPGA に書き込む場合と同様に AUTO ボタンを押すと 2 分程度で書き込みが完了します。なお、本ツールではビットストリームファイルをMCS ファイルに変換する必要はありません。bit ファイルのままSPI ROM に書き込んで差支えありません。

４．３外部の

JTAG ケーブルを使用する方法

基板上のコネクタJ1 に XILINX Platform Cable USB 接続すると、 XILINX ツールからの JTAG 使用が可能となります。

写真 8 外部 JTAG 信号の接続

この場合、Vivado からの書き込みができるほか、Chipscope Analyzer を使用して FPGA 内部信号のプローブしたり、IBERT 試験や MicroBlaze のデバッグなどが行えます。

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４．４コンフィギュレーションのリセット

基板上の赤いプッシュスイッチ(SW1)を押すと、 FPGA の PROGRAM_B 端子が L レベルに落とされ、再コンフィギュレーションされます。本ボードでは FPGA の PUDC_B 端子はプルダウンされているため、コンフィギュレーション中はすべてのI/O がプルアップ状態になります。写真 9 リセットスイッチ本基板では、FPGA のコンフィギュレーション・モード設定ピンが[M2 M1 M0] = "001"となっているため、コンフィギュレーションはSPI ROM から行おうとします。SPI ROM 中にコンフィギュレーション・データが書き込まれている場合は、そのデータで起動します。

４．５コンフィギュレーションの高速化

XILINX Vivado のデフォルトでは、生成された BitStream を SPI ROM に書き込んだとき最も遅い速度でコンフィギュレーションするようになっているため、起動までに数十秒を要します。

ROM からの起動時間を早くするには、XDC ファイルに下記のリスト 1 の記述を追加するか、新しいXDC ファイルを作成してプロジェクトに追加してください。

リスト 1 コンフィギュレーションを高速化する XDC の記述 ################# CONFIGURATION SETTINGS

set_property BITSTREAM.CONFIG.CONFIGRATE 66 [current_design] set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 2 [current_design] set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design] set_property CFGBVS GND [current_design]

set_property CONFIG_VOLTAGE 1.8 [current_design]

この XDC の記述が有効になると、SPI ROM を 2bit、66MHz で読み出すため、約 0.4 秒で FPGA が起動します。PCI Express などでは電源投入後 0.5 秒以内に起動しなければならないため、必ずこの記述を有効にしてください。

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５．

DDR3-SDRAM

本製品は、ISSI 社製の DDR3 SDRAM を搭載しています。メモリサイズは 1GByte で、FPGA と接続するデータバス幅は32bit、最大動作周波数 800MHz(1600Mbps)です。この DDR3 SDRAM は、ユーザアプリケーションで自由に使用することができます。FPGA と DDR2 SDRAM 間の接続を次の表10、11 に示します。DDR3 は、XILINX Vivado の MIG から使用することができます。信号の電気的特性はSSTL15 です。表 9 DDR2 SDRAM と FPGA 間の接続 DDR3 端子名称 FPGA ピン番号機能 DDR3 端子名称 FPGA ピン番号機能 D0 AF14 データバス D16 AD1 データバス D1 AF20 D17 AD4 D2 AE15 D18 AE1 D3 AF19 D19 AE5 D4 AD15 D20 AE2 D5 AE17 D21 AE6 D6 AF15 D22 AF2 D7 AF17 D23 AE3 D8 AB16 D24 Y2 D9 AB14 D25 Y3 D10 AA15 D26 AC2 D11 AD14 D27 V2 D12 AA14 D28 AA2 D13 AC14 D29 V1 D14 AA18 D30 AB2 D15 AB15 D31 W1 DM0 AD16 DQ[7:0]マスク DM2 AF3 DQ[23:16]マスク DM1 AC16 DQ[15:8]マスク DM3 Y1 DQ[31:24]マスク DQSP0 AE18 DQ[7:0] ストローブ DQSP2 AF5 DQ[23:16] ストローブ DQSN0 AF18 DQSN2 AF4 DQSP1 Y15 DQ[15:8] ストローブ DQSP3 AB1 DQ[31:24] ストローブ DQSN1 Y16 DQSN3 AC1

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表 10 DDR2 SDRAM と FPGA 間の接続(続き) DDR3 端子名称 FPGA ピン番号機能 DDR3 端子名称 FPGA ピン番号機能

A0 AD8 アドレス RASn AA7 制御信号

A1 AD11 CASn AB7 制御信号

A2 AD9 WEn AA8 制御信号

A3 AE7 CKE AF12 CLK イネーブル

A4 AE13 CKp AA9 クロック

A5 AD10 CKn AB9

A6 AF13 ODT AE12 終端ON/OFF A7 AC11 RESETn AE10 リセット

A8 AF9 CSn AC7 チップセレクト

A9 AF8 BA0 AC8 バンク・

アドレス

A10 AF7 BA1 AF10

A11 AC12 BA2 AE8

A12 AC9

A13 AC13 VRP W13 終端抵抗制御

A14 AD13 VRN V13 終端抵抗制御

MIG を用いた DDR3 メモリの使用方法は、別途用意する「Cosmo-K MIG 設定ガイド」をご覧ください。

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６．

PCI Express

６．１

Kintex-7 の GTX と内蔵 EndPoint Block

本製品は、PCI Express の機能を実現するため、Kintex-6LXT 内蔵トランシーバを使用しています。PCI Express カードエッジ(CN4)は GTX Bank115 に接続されていて、内蔵 EndPoint Block が使用できます。

６．２

PCI Express カードエッジのピン配置

PCI Express カードエッジのピン配置を表 12、13 に示します。表 11 PCI Express カードエッジコネクタ(CN4)のピン配置ピン番号名称機能ピン番号名称機能 A1 PRSNT1# 存在通知 B1 12V 12V 電源(未使用) A2 12V 12V 電源(未使用) B2 12V 12V 電源(未使用) A3 12V 12V 電源(未使用) B3 RSVD 12V 電源(未使用) A4 GND 電源GND _B4 _GND 電源GND A5 JTAG2 未使用 B5 SMCLK 未使用 A6 JTAG3 未使用 B6 SMDAT 未使用 A7 JTAG4 未使用 _B7 _GND 電源GND A8 JTAG5 未使用 _B8 _3.3V 3.3V 電源入力 A9 3.3V 3.3V 電源入力 B9 JTAG1 未使用 A10 3.3V 3.3V 電源入力 B10 3.3VAUX 3.3V 電源(未使用) A11 PERST# リセット入力 _{B11 WAKE#} Wakeup 信号 A12 GND 電源GND B12 RSVD 予約

A13 REFCLK+ クロック入力＋ B13 GND 電源GND A14 REFCLK- クロック入力－ B14 PET+0 送信データ0＋ A15 GND 電源GND _{B15 PET-0} 送信データ0－ A16 PER+0 受信データ0＋ _{B16 GND} 電源GND A17 PER-0 受信データ0－ B17 PRSNT2# 存在通知 A18 GND 電源GND B18 GND 電源GND

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表 12 PCI Express カードエッジコネクタ(CN4)のピン配置(続き) ピン番号名称機能ピン番号名称機能 A19 RSVD 予約 B19 PET+1 送信データ1＋ A20 GND 電源GND B20 PET-1 送信データ1－ A21 PER+1 受信データ1＋ _{B21 GND} 電源GND A22 PER-1 受信データ1－ _{B22 GND} 電源GND A23 GND 電源GND B23 PET+2 送信データ2＋ A24 GND 電源GND B24 PET-2 送信データ2－ A25 PER+2 受信データ2＋ _{B25 GND} 電源GND A26 PER-2 受信データ2－ _{B26 GND} 電源GND A27 GND 電源GND B27 PET+3 送信データ3＋ A28 GND 電源GND B28 PET-3 送信データ3－ A29 PER+3 受信データ3＋ _{B29 GND} 電源GND A30 PER-3 受信データ3－ B30 RSVD 予約 A31 GND 電源GND B31 PRSNT2# 存在通知 A32 RSVD 予約 B32 GND 電源GND

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６．３

FPGA のピン配置

PCI Express の高速信号が FPGA に接続される端子を表 14 に示します。これは GTX Bank115 の端子です。FPGA の GTX の番号と PCI Expres のレーン番号は逆順になっているので、ご注意ください。表 13 カードエッジ用高速信号の割り当て信号名ピン番号 FPGA の方向機能 PCIE_TXP0 P2 出力データ送信 PCIe のレーン 3 PCIE_TXN0 P1 出力 PCIE_RXP0 R4 入力データ受信 PCIe のレーン 3 PCIE_RXN0 R3 入力 PCIE_TXP1 M2 出力データ受信 PCIe のレーン 2 PCIE_TXN1 M1 出力 PCIE_RXP1 N4 入力データ受信 PCIe のレーン 2 PCIE_RXN1 N3 入力 PCIE_TXP2 K2 出力データ受信 PCIe のレーン 1 PCIE_TXN2 K1 出力 PCIE_RXP2 L4 入力データ受信 PCIe のレーン 1 PCIE_RXN2 L3 入力 PCIE_TXP3 H2 出力データ受信 PCIe のレーン 0 PCIE_TXN3 H1 出力 PCIE_RXP3 J4 入力データ受信 PCIe のレーン 0 PCIE_RXN3 J3 入力 PCIE_CLKP H6 入力リファレンスクロック(100MHz) PCIE_CLKN H5 入力 PCI Express のリファレンスクロックは、カードエッジに直接接続されずに、クロックバッファ IC を経由して供給されています。これはFPGA の状態がどのような状態であっても、ホスト PC の PCI Express のクロックを乱さないようにするためのものです。

(24)

６．４サイドバンド信号

PCI Express のサイドバンド信号である WAKE#、PERST#は、FPGA の Bank16 (3.3V)の汎用 I/O からバッファ IC（U9,U10）を通じて接続されています。サイドバンド信号の一覧を表 15 に示します。表 14 カードエッジ用サイドバンド信号の割り当て信号名ピン番号 FPGA の方向論理 PCIE_WAKE G14 出力 ‘L’で WAKE 状態 PCIE_PERSTB H13 入力 ‘L’でリセット状態

WAKE#は、パソコンのマザーボードへ Wakeup 信号を送出するための信号です。WAKE#信号は負論理なので、Wakeup 機能を使用しない場合は、PCIE_WAKE 信号には H レベルを出力するようにしてください。 PERST#信号は、マザーボードから送出されてくる負論理のリセット信号です。この信号は FPGA に直接接続されず、バッファIC を介して接続されています。 PRSNT#信号は常に有効にされているので、FPGA のロジックからはコントロールできません。

６．５

PCI Express の IP コア

PCI Express を動作させるためには、内蔵 EndPoint Block を実装する必要があります。

本製品には、PCI Express のサンプルデザインが標準で添付されていて、Gen2 x4 での接続試験が行えます。PCI Express サンプルデザインの仕様と参考デザインについては、別途提供される『Cosmo-K PCI Express マニュアル』を参照してください。

(25)

７．各種コネクタ・

I/O の仕様

７．１コネクタ

CN4 （SATA ホストコネクタ）

コネクタCN1 は SATA ホストコネクタです。GTX Bank 116 の X0Y0(GTX0 番)に接続されています。このコネクタは基板の側面から出力され、SSD ドライブや HDD などの SATA デバイスを接続することができます。1 表 15 SATA ホストコネクタのピン配置ピン番号名称 FPGA ピン番号機能 1 GND 電源GND 2 TX+ F2 データ送信(+) 3 TX- F1 データ送信(-) 3 GND 電源GND 4 RX- G3 データ受信(-) 5 RX+ G4 データ受信(+) 6 GND 電源GND SATA 用のリファレンスクロックは、基板上の LVDS 水晶発振器（150MHz）によって生成されます。このクロックはGTX Bank 116 の REFCLK0（D6、D5 番端子）に供給されます。

７．２コネクタ

J1 （JTAG 用コネクタ）

コネクタJ1 は JTAG 用コネクタで、XILINX 製 JTAG ケーブルや特殊電子回路製 Pocket JTAG Cable を接続できます。JTAG は FPGA のコンフィギュレーションやデバッグに用います。

表 16 JTAG コネクタのピン配置ピン番号名称方向機能ピン番号名称方向機能 1 GND 電源GND ₂ _Vref 出力電源出力 3 GND 電源GND 4 TMS 入力モードセレクト 5 GND 電源GND 6 TCK 入力クロック 7 GND 電源GND ₈ _TDO 出力データ出力 9 GND 電源GND ₁₀ _TDI 入力データ入力 11 GND 電源GND 12 NC 13 GND 電源GND 14 NC 1_{SATA を使用するには別途 IP コアが必要となります。}

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７．３

LED、スイッチ

これらのオンボード・コンポーネントの接続を次の表18 に示します。表 17 SPI コネクタのピン配置名称 FPGA ピン番号機能 LED0 C26 L レベルにすると LED(D1)が点灯します LED1 B26 L レベルにすると LED(D2)が点灯します LED2 A24 L レベルにすると LED(D3)が点灯します LED3 A23 L レベルにすると LED(D4)が点灯します LED4 B22 L レベルにすると LED(D5)が点灯します LED5 A22 L レベルにすると LED(D6)が点灯します LED6 B20 L レベルにすると LED(D7)が点灯します LED7 A20 L レベルにすると LED(D8)が点灯します DIPSW1 H26 DIPSW の 4 が ON になると H になります DIPSW2 J25 DIPSW の 3 が ON になると H になります DIPSW3 J26 DIPSW の 2 が ON になると H になります DIPSW4 J24 DIPSW の 1 が ON になると H になります SW D26 プッシュSW が押されると L になります

７．４コネクタ

CN1 （電源ジャック）

コネクタJ6 は、DC5V を入力する電源ジャックです。なお、本基板をパソコンのスロットに挿して使用する場合は、絶対に電源ジャックに電源を供給しないでください。

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７．５クロック

当ボードには、リファレンスクロックとして、表19 に示すように 2 種類の発振器からクロックが供給されています。これらのクロックはGTX の Bank116 に接続されていて、通常は GTX のリファレンスクロックとして使用されます。表 18 GTX クロック割り当てクロック番号周波数 FPGA ピン番号 REFCLK0 150MHz p:D6 n:D5 REFCLK1 125MHz p:F6 n:F5 当ボードにはこれ以外のユーザロジックで使用できるクロック発振器は搭載されていません。そのため、これらのどちらかのクロックを使用してユーザ回路を動作させてください MGT 用のクロックをユーザ回路で使用するにはプリミティブの IBUFDS_GTE2 を使用します。その使用方法をリスト2 に示します。リスト 2 MGT クロックをユーザ回路で使用する方法 library ieee; use ieee.std_logic_1164.all; library unisim; use unisim.vcomponents.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity clk_converter is port( mgtclk0_p : in std_logic; mgtclk0_n : in std_logic; clk150m : out std_logic ); end clk_converter; architecture rtl of clk_converter is begin clk150m_ibuf : IBUFDS_GTE2 port map( O => clk150m, ODIV2 => open, I => mgtclk0_p, IB => mgtclk0_n, CEB => '0' ); end rtl;

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７．サポート

サポート本製品の追加資料や参考資料、デバイスドライバやサンプルアプリケーション、IP コアの最新版は下記のURL にアップロードいたします。 http://www.tokudenkairo.co.jp/cosmok.html ユーザ登録についてユーザ登録をしていただくと、インストールや操作方法に関するサポートを受けることができます。登録は弊社ホームページ上にて行っています。インターネットで下記ののURL にアクセスすると、ユーザ登録ページへの案内がございますので、それにしたがってユーザ登録を行ってください。 http://www.tokudenkairo.co.jp/login2.html 『PCIe QSFP+ボード Cosmo-K+ 取扱説明書』取扱説明書平成29 年 5 月 9 日特殊電子回路株式会社

特電 TOKUDEN PCIe& 光ファイバボード Cosmo-K + 取扱説明書 第 1.1 版 平成 29 年 5 月 9 日 特殊電子回路株式会社 1 Copyright 2017 特殊電子回路 All rights reserved.

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