14N5100008K 石井智也 Tomoya ISHII

(1)

修士論文要旨(2015年度)

IoT

端末向け低電圧動作

ReRAM

の書き込み電圧生成回路に関する研究

Research on Program Voltage Generator Circuit of Low Voltage ReRAM

for Embedded IoT Applications

電気電子情報通信工学専攻竹内研究室

14N5100008K 石井智也 Tomoya ISHII

I. 研究背景

近年、Internet of Things (IoT)が大きな注目を集めている。IoTとはサーバやパーソナルコンピュータ、スマートフォンなど従来からインターネット上に接続されている機器に加えて、私達の生活の身の回りの建物や、電化製品、自動車、医療機器、機械など、様々な「モノ」をインターネットに接続することを指す。

IoT技術をセンサ端末に応用することで、温度や湿度、物体の動きや磁界強さなど、様々な情報をリアルタイムに収集することが可能になる [1]。

センサネット端末は、その用途から様々な場所への設置が見込まれている。設置場所の制約やメンテナンスコストの低減を目的として、エナジーハーベスティング技術を用いたセンサネット端末のバッテリーレス化を検討している。エナジーハーベスティングとは自然界に存在する光や熱、振動などの微弱なエネルギーを集めて電力に変換する技術である。図 2 は近年、

低電力・高速書き込みが可能な不揮発性メモリデバイスとして注目されているResistive Random Access Memory （ReRAM）を搭載した低電力センサネット端末の概略図である。PCBインターポーザ上には

ReRAMを混載したマイクロコントローラ（マイコン）、

ReRAMの書き込み電圧を生成するブーストコンバー

タ回路、そして、センサモジュールが載積される。先行研究では、Solid State Drive（SSD）向けではあるが NANDフラッシュメモリチップ上にチャージポンプ回路を搭載することでワンチップ化が実現されていた。チャージポンプ回路はチップ面積の観点からブーストコンバータ回路に劣る [2],[3]。以上の理由から、

本提案の小型低電力センサネット端末はReRAMの書き込み電圧生成回路としてブーストコンバータ回路を採用することを想定している。

また、センサネット端末の電源は太陽光発電によるエナジーハーベスト電源を想定している。太陽光発電の起電力は0.6 V程度であり、0.6 Vの太陽光発電の起

電力からReRAMの書き込み電圧である3.0 Vを生成

するブーストコンバータ回路を設計することが本研究の目的である。

II. ReRAMと書き込み電圧生成回路

ReRAMはメモリセルの抵抗値の変化を’0’、’1’の２

進数データに置き換えることでデータの保持を行う。

従来の主流な不揮発性メモリであるNANDフラッシュメモリと比較して高速・低電力書き込みが可能であるという特徴を持っており、非常に注目されたメモリデバイスである [3]-[7]。

図 2 (a)は、ReRAMセルの抵抗変化の物理的メカニ

ズムを模した図である [8]。ReRAMは、実際に抵抗値が変化するスイッチングレイヤ（図 2 (a)中、オレンジ色の部分）を上下の電極（図 2 (a)中、青色の部分）で挟む形の構造をとる。ReRAMのメモリセルに正または負の電圧パルスを印加することでそれぞれSET・

RESETが行われ’1’と’0’の2進数データが書き込まれる。図 2 (b)はReRAMセルアレイの模式図である [9]。

ReRAMブースター（ReRAM書き込み電圧生成回路）

で生成された書き込み電圧は、カラムドライバを通り、

Bit Line （BL）を介して各ReRAMセルに供給される。

図 2 (c)はReRAMのSET・RESET動作における電流・電圧実測波形である [5]。ReRAMのSET動作に

は3.0 V程の電圧を~100 nsの間印加し続ける必要があ

る。一方でRESET動作の際には、一時的なピーク電流はSET動作の場合に比べて大きいものの、非常に短時間の電圧印加のみでRESETが行われるためトータルの消費電力で比較した場合、RESET動作のほうが SET動作と比較して極めて低電力で書き込みが行われる。書き込み電圧を生成するブーストコンバータ回路から見ても、RESET動作の負荷条件はSET動作の負荷条件と比較して小さくなる。以上の理由により本論文で提案する書き込み電圧生成回路はSET動作のみにフォーカスを当てて設計を行っている。

図 1 低電力センサネット端末のコンセプト図。

Resistive Random Access Memory (ReRAM) がデータストレージとして用いられる。ブーストコンバータ回

路によりReRAMの書き込み電圧が生成される。

PCB Interposer Boost converter

(ReRAM booster) 0.27mm²

Solar battery

Inductor, on interposer 25mm²[4]

Input V_DD0.6V

Micro controller (MCU) with ReRAM Sensor Output

V_SET/RESET3.0V

Micro controller

with ReRAM Charge pump

for V_SET/RESET, large die size 0.5mm²[2]

This design uses boost converter to have smaller die size.

This work

図 2 (a) ReRAMのSET/RESETメカニズム [8]。 (b) ReRAMのセルアレイ構造 [9]。(c) ReRAMの SET/RESET電圧・電流実測波形 [5]。

(a)

(b) (c)

Resistance switching

Layer

Electrode Electrode Electrode

Electrode SET

RESET

Filament High Resistance State

(HRS) Data = “0”

+V 0 V

0 V +V

Low Resistance State (LRS) Data = “1”

SET current

SET voltage RESET current RESET voltage

-3 -2 -1 0 1 2 3

-100 -50 0 50 100

0 50 100 150 200 Time T [ns]

Voltage VSET/RESET[V]

Current ICELL[µA]

ICELL

25 µA/bit [9]

Word line (WL) 1 WL 2

WL N

ReRAM booster Column driver

R_CELL

Source line (SL) 1 SL 2

SL N Bit line

(BL)

BL BL

(2)

図 3 (a)は提案回路のブロック図である。ここで従来手法の定義を行う。従来手法では負荷条件に依らず常に一定のコンパレータバイアス電流 (ICMP)を使用する。

2 µAの小さなICMPを用いる手法を「conventional 1」、 8 µAの大きなICMPを用いる手法を「conventional 2」と定義する。提案回路のAOCBCブーストコンバータではNBITS detect circuitにより、書き込み単位中何ビットのセルでSETが行われるかを定義したNBITS を検出し、

NBITS に応じた2~8 µAの最適なICMPをコンパレータ回路に供給する。図 3 (b)はブーストコンバータ回路の出力をフィードバックするためのコンパレータ回路の回路図である。

III. ReRAMアレイプログラムの特徴

図 4 (a)はReRAMの書き込み時の電流電圧波形で

ある。ReRAMの書き込みを行う場合、まずブースト

コンバータ回路が作動してBit Line （BL）の充電を行

う。ReRAMの書き込み電圧はおよそ3.0 V程度である。

BLの充電が完了した後、Word Line （WL）がHigh Level

に移行しReRAMの書き込みが始まる。ReRAMの書

き込みには1セル当たり25 µA程度の電流をおよそ

100 ns程度の時間流す必要がある[9]。

図4 (b) はReRAMのベリファイ制御を示した図で

ある [10]。ReRAMの書き込みは、書き込みパルスを

印加した直後に読み出しを行うベリファイ書き込みという手法がとられる。書き込み対象セルの書き込みが失敗していた場合、追加の書き込みパルスが印加され、その後に読み出しが行われる。ReRAMの書き込みが完了するまでに試行される書き込みパルスと読み出しパルスの回数をTrial Nと定義する。Nの増加は書き込み時間の増加と等価なので、Nは小さい値であることが望ましい。

図 5 はReRAMのSET電圧と書き込み完了までに

かかったベリファイ回数の関係を示したグラフである。規定のSET電圧の3 Vから電圧が下がるにつれて、

SET完了するまでに要するNが増加する。また、一般的に規定以上の電圧によるメモリへの書き込みは耐

久性の低下を招く [5]。以上のことから、ReRAMのSET 電圧の変動はメモリの信頼性悪化や書き込み時間の増大を招くと言える。

ここで、NBITSについて詳解する。仮にReRAMの書き込み単位を16 Bitと仮定する。この16 Bitの書き込み単位中何ビットのReRAMセルでSET動作が行われるかを定義したものがNBITSである。図 6 に示すように、仮にNBITSが1の場合、ReRAMセル1つあたりに流れる負荷電流を25 µAとすると [5]、負荷電流は

25 µAとなる。また、NBITSが12の場合、負荷電流は

300 µAとなる。NBITSは最大で16であるため、想定される負荷電流は25~400 µAとなる。

図 3 (a)提案回路のブロック図。 (b) コンパレータ回路の回路図。

I_CELL[9]

25 µA/bit

V_SET/RESET monitor (Comparator)

V_DD

=0.6V

L_IND= 600nH V_SET/RESET

=3.0V

WL

I_CMP Conventional 1 : I_CMP= 2 [µA] (fixed) Conventional 2 : I_CMP= 8 [µA] (fixed)

N_BITS: Fig. 6 Detector

MCU

Proposal : I_CMP= 2 ~ 8 [µA] (Dynamic optimize for N_BITS)

Current generator

Proposal

CLK

Pulse generatorV_CMP (High or Low)

ReRAM Figs. 2, 4, 5

Figs. 3b, 7, 8

Figs. 9-14

V_REF V_IN

V_DD

V_SS

V_CMP I_CMP

(a)

(b)

N_BITSdetect circuit

図 4 (a) ReRAMのSET/RESET時における電流・電圧波形の変化 [4]。 (b) ReRAM セルのベリファイ SET 動作 [10]。

0.6V Step-up

mode

SET / RESET mode

~100 [ns]VWL

3V

25 μA/Bit [x]

I_CELL

~100ns e.g.R_CELL>50kΩ

Trial 1

N is verify count.

SET success

Voltage

SET Read

e.g.R_CELL<50kΩ SET fail

VSET/RESETVWLICELL

Trial N Read

@0.1V

(a) (b)

図 5 ReRAMのSET電圧とSETが完了するまでに必要なベリファイ回数。

SET voltage V_SET[V]

Average verify count N

0 1 2 3 4 5 6

1.8 2.1 2.4 2.7 3.0

Low SET voltage increases verify count

図 6 ReRAMのSETビット数（NBITS）の定義と負荷電流との関係 [5]。

Write unit (e.g. 16 [bit])

Write data :

0 1 0 0 1 1 1 0 0 1 0 0 0 0 1 0 Previous data :

SET Case 1 :

11 0 0 1 1 1 0 0 1 0 0 0 0 1 0

Write unit (e.g. 16 [bit])

Write data : 12 300 [µA]

0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 1 Previous data :

Case 2 :

1 1 1 11111 1 1 1 101 1SET1

(3)

IV. N_BITSに応じたコンパレータ電流最適化手法コンパレータ回路の入力電圧と出力電圧の間には遅延が生じる(図 7 (a))。またコンパレータ遅延は二種類に分けることが出来る。一つは、コンパレータの出力が‘High’から‘Low’に切り替わる際に生じる「High to Low Delay」であり、もう一方は出力が‘Low’から

‘High’に切り替わる際に生じる「Low to High Delay」

である。これらの遅延はI_CMPに依存する。図 7 (b) はコンパレータ遅延とI_CMPの関係である。グラフから、

I_CMPの増加に伴い遅延が減少傾向を示すことが分かる。

さらに図 8 は遅延がブーストコンバータの出力に与える影響を示した図である。I_CMPを小さくした場合、

「High to Low Delay」、「Low to High Delay」が共に増加する。「High to Low Delay」が増加した場合、負荷電

圧（V_SET/RESET）の昇圧を瞬時に検出できず、余計なク

ロックパルスが加わることでV_SET/RESETのオーバーシュートが発生する。一方、「Low to High Delay」が増加した場合、V_SET/RESETが3.0 Vを下回った事の感知が遅れることでV_SET/RESETの電圧降下が大きくなる。

つまり、I_CMPを減少させた場合、V_SET/RESETの電圧変動 (リップル・V_RIPPLE)が増加する。先に述べたように、

規定より低い電圧によるReRAMの書き込みは書き込み時間の増大を引き起こし、規定より高い電圧による書き込みはReRAMの信頼性の低下を招く [5]。したがって、ReRAMの高信頼書き込みのためにはI_CMPを増加させリップルを抑える必要がある。しかし一方で、

I_CMPの増加はブーストコンバータ回路の効率低下を招く。特に、本研究ではエナジーハーベスト電源を用いたセンサネット端末向けの電源回路の設計が目的なので、一層の高効率化が求められる。一般的に負荷電

流の増大はリップル増加の原因となることが知られている。本論文では、ReRAMの書き込みビット数の変化に応じて最適なICMPを選択することで、低リップルと回路の高効率化を実現する手法を提案する。

図 9 はNBITSとVRIPPLE、そしてICMPの関係を示したグラフである。NBITSの増加にしたがいVRIPPLEが増加する。さらに、ICMPの増加にしたがいVRIPPLEが低減する。図中のVRIPPLEが150 mVのラインに引かれた点線

はVRIPPLEのクライテリアであり、この基準以下に

VRIPPLE を抑えることを設計目標としている。

図 10 はconventional 1 (ICMP ＝ 2 µA)、conventional 2 (ICMP = 8 µA)そして提案回路のNBITSとICMPの関係を示したグラフである。提案回路は各NBITSに対してリッ

プルが150 mV以下となるようにICMPが選択されてい

る。図 11 (a)はconventional 1 (ICMP ＝ 2 µA)、

conventional 2 (ICMP ＝ 8 µA)そして提案回路のリップルを比較したグラフである。提案回路はいずれのNBITS

に対してもリップルが150 mV以下に抑えられている。

さらに図 11 (b)は、NBITSが1と16という極端な場合におけるconventional 1 (ICMP ＝ 2 µA)、conventional 2 (I_CMP ＝ 8 µA）そして提案回路のV_RIPPLEとN_BITSの関係を示した棒グラフである。N_BITSが16の時、提案回路はconventional 1 （I_CMP ＝ 2 µA）と比較して41.2%のリップル低減を実現した。

図 12 (a)はconventional 1 (I_CMP ＝ 2 µA)、conventional

2 (I_CMP ＝ 8 µA)そして提案回路の効率を比較したグラ

フである。図 12 (b)は、図 11 (b)と同様、N_BITSが1と 16という極端な場合におけるconventional 1

(I_CMP ＝ 2 µA）、conventional 2 (I_CMP ＝ 8 µA)そして提案回路のN_BITSと効率の関係を示した棒グラフである。

検証の結果、N_BITSが1の時、conventional 2 (ICMP＝8

µA)と比較して効率が6.6%向上した。

以上の検証結果から、提案回路は低リップルと高効率を同時に実現したと言える。

図 7 (a) 入出力信号間に生じる遅延。 (b)I_CMPとコンパレータ遅延の関係

V_REF= 0.6V V_IN

=600±10 mV V_CMP

V_REF V_IN

High to Low delay V_CMP

Low to High delay V_SET/RESETmonitor

(Comparator)

0 100 200 300

0 5 10 15 20 Comparator current

I_CMP[μA]

Delay D[ns]

High to Low Low to High

(a) (b)

図 8 ICMPの大小によるリップルの変化。

V_SET/RESET

WL

V_CMP CLK Comparator current (I_CMP) is high.

Small ripple, low efficiency.

Small V_RIPPLE

3.0V Large

V_RIPPLE Low to High

Delay V_SET/RESET High to Low

delay

WL V_CMP CLK Comparator current (I_CMP) is low.

Large ripple, high efficiency.

(a) (b)

Low to High delay

High to Low delay

図 9 NBITSとリップル、ICMPの関係を示したグラフ。

0 50 100 150 200 250

0 4 8 12 16

conventional 1 conventional 2 I_CMP: 2μA

I_CMP: 4μA I_CMP: 6μA I_CMP: 8μA

Ripple V

RIPPLE

[V]

SET operation cell N

_BITS

@RT

図 10 conventional 1 (I_CMP = 2 µA)とconventional 2 (ICMP = 8 µA)、そして提案回路の各NBITSに対する ICMPを示したグラフ。

0 5 10 15

0 4 8 12 16

conventional 1 proposal conventional 2

@RT

SET operation cell N

_BITS

Comparator curr ent I

CMP

[µA]

(4)

V. まとめと今後の展望

修士論文研究ではエナジーハーベスト電源を想定したセンサネット端末の高効率化に関する手法の提案を行った。ReRAMのSETビット数であるNBITSに対して最適な電流をコンパレータに流すことで高効率化と低リップルを同時に実現する。本提案を用いることで、NBITSが16の時、提案回路は

conventional 1 （ICMP＝2 µA）と比較して41.2%のVRIPPLE

低減を実現した。さらに、NBITSが1の時、

conventional 2 （ICMP＝8 µA）と比較して6.6%の効率向上を実現した。本結果を表 1にまとめる。

図 11は試作チップの写真である。チップは0.18 µm スタンダードCMOSプロセスにより設計されている。

ブーストコンバータ回路のコイルはPCB基板上に配線パターンとして構成されている。

図 12は試作チップの実測波形である。共にNBITS

は8であり、つまり負荷電流が200 µAの際の実測波形である。図 12 (a)では、ICMPが2 µAと小さいため、

515 mVの大きなリップルが生じている。一方、

図 12 (b)の場合、ICMPが8 µAと大きいため、リップル

が353 mVまで低減されている。

本提案の実現にはNBITS検出回路が必要となる。本研究ではコンセプトの提案・降下の実証の段階に留まっており、これらのNBITS検出回路やベリファイ結果フィードバック回路の設計・試作を今後行う必要がある。

参考文献

[1] Ahmed Musa, et al., IEEE ISSNIP, April 2015, pp.1-6.

[2] J-Huan Tsai, et al., IEEE A-SSCC, 2014,pp.233-236.

[3] K. Ishida, et al., IEEE JSSC, vol. 46, no. 6, pp.

1478-1487, Jun. 2011.

[4] T. Hatanaka and K. Takeuchi, IEEE A-SSCC, pp.

309-312, November 2012.

[5] Sheyang Ning, et al., IEEE IMW, May 2013, pp.56-59.

[6] M. Ueki, et al., Digest of Technical Papers IEEE Symp. VLSI Technology Dig. Tech. Papers, June 2015, pp.108-109.

[7] T. Hatanaka and K. Takeuchi, Digest of Technical Papers, IEEE Symp. VLSI Circuits, pp. 200-201, June 2011.

[8] Kazuhide Higuchi, et al., IEEE IMW, May 2012, pp.

1-4.

[9] Kawahara, A., et al., IEEE ISSCC, San Francisco, CA, 2009, pp. 238–239.

[10] Sheyang Ning, et al., JJAP, vol. 53, February 2014.

(a)

(b)

I_CMP=2 µA

I_CMP=8 µA

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IoT

ReRAM

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0 50 100 150 200 250

0 4 8 12 16

Ripple V

[V]

SET operation cell N

0 5 10 15

0 4 8 12 16

SET operation cell N

Comparator curr ent I

[µA]

(a)

(b)

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