2010 年 8 月
Quartus II
クイック・スタートガイド
ver.3.0
Quartus II クイック・スタートガイド
目次
1. はじめに ... 3 2. Quartus II の基本操作フロー ... 3 3. Quartus II の基本操作... 4 ステップ 1. プロジェクトの作成 ... 4 ステップ 2. デザインの作成... 4 ステップ 3. ファンクション・シミュレーション... 5 ステップ 4. ピン配置・その他オプション設定 ... 6 ステップ 5. コンパイル ... 7 ステップ 6. タイミング解析 ... 8 ステップ 7. タイミング・シミュレーション... 8 ステップ 8. プログラミング ... 9 4. その他の機能 ... 10 4-1. Netlist Viewer... 10 4-2. Chip Planner ... 11 4-3. インクリメンタル・コンパイル ... 11 4-4. デザイン・パーティション・プランナ ... 12 4-5. SignalTap II ... 12Quartus II 基本設計操作フロー
1. はじめに
弊社では、Quartus® II をはじめて使用する方を対象に、『Quartus II はじめてガイド』 と題した簡易操作 マニュアルを提供しています。この資料では、Quartus II の基本的な作業フローをご案内すると共に、各オペ レーションではどの資料を参考にするのが適当かをご紹介しています。2. Quartus II の基本操作フロー
以下の図は、Quartus II の基本操作フローを示しています。プロジェクトの作成から、プログラミングまで Quartus II のみで行うことが可能です。 ス ステテッッププ 11.. プ プロロジジェェククトトのの作作成成 ス ステテッッププ 22.. デ デザザイインンのの作作成成 ス ステテッッププ 33.. フ ファァンンククシショョンン・・シシミミュュレレーーシショョンン ス ステテッッププ 44.. ピ ピンン配配置置・・そそのの他他オオププシショョンン設設定定 ス ステテッッププ 55.. コ コンンパパイイルル ス ステテッッププ 77.. タ タイイミミンンググ・・シシミミュュレレーーシショョンン ス ステテッッププ 88.. プ プロロググララミミンンググ ス ステテッップ プ 66.. タ タイイミミンンググ解解析析3. Quartus II の基本操作
Quartus II の操作フローを各項目に分けて紹介します。
ステップ 1. プロジェクトの作成
Quartus II では、プロジェクト単位でデザインの開発を進めていき、設計を始めるときは、必ずプロジェクトを 作成する必要があります。プロジェクトの作成は File メニュー ⇒ New Project Wizard… にて行います。
詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。
ステップ 2. デザインの作成
プロジェクトを作り終えたら、次にデザインを作成いたします。デザインは File メニュー ⇒ New より、エ ントリ・シートを選択します。回路図で設計する場合は “Block Diagram/Schematic File” を、ハードウェア言 語で設計する場合は、使用する言語 (AHDL・Verilog HDL・VHDL) を選択し、OK ボタンをクリックします。 なお言語設計の場合には、一般テキスト・エディタで作成することも可能です。その際は、対応フォーマットの 拡張子を付けてファイルを保存してください。 回路図エディタで設計する場合の操作方法の詳細は、本資料をご入手になった販売代理店の技術資料サ イトにて、下記資料をご参考ください。 資料タイトル 『Quartus II はじめてガイド ‐ プロジェクトの作成方法』 資料タイトル 『Quartus II はじめてガイド ‐ 回路図エディタの使い方』
ステップ 3. ファンクション・シミュレーション （RTL シミュレーション）
デザインを作成し終えたら、次にファンクション・シミュレーションで回路仕様を確認し、論理的に動作する かを検証します。
<Note>
Quartus II 9.1 をもちまして、Quartus II のシミュレータ機能のサポートは終了しました。Quartus II 10.0 以降のシミュ レーション検証は、ModelSim®等の EDA メーカにより販売されている言語シミュレータ・ツールを使用してください。なお
アルテラでは、ModelSim の使用を推奨しています。また、ModelSim-Altera® Edition （有償ツール） や ModelSim-Altera Starter Edition (無償ツール) もご利用いただけます。 ModelSim-Altera を使用した場合のファンクション・シミュレーションの操作手順は以下のとおりです。 1） 新規プロジェクトの作成 2） ファイルの作成と登録 3） コンパイル 4） ロード 5） シミュレーション実行 6） シミュレーション終了 7） プロジェクトの終了 詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。 Information ウィンドウ 資料タイトル 『ModelSim-Altera の使い方』 ModelSim-Altera 起動
ステップ 4. ピン配置・その他オプション設定 コンパイルを実行する前に、以下の設定を行う必要があります。未定の場合は、未設定のままコンパイル を行えますが、決定後には再コンパイルを実行してください。 − ピンの配置 − I/O 規格の設定 − 未使用 I/O ピンの設定 − コンフィギュレーションの設定 − その他のオプション設定やタイミング制約 詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。 資料タイトル 『Quartus II はじめてガイド ‐ ピンアサインの方法』 『Quartus II はじめてガイド ‐ デバイスの未使用ピンの状態とその処理』 『Quartus II はじめてガイド ‐ Device & Pin Options 設定方法』
『Quartus II はじめてガイド ‐ Assignment Editor の使い方』
『Quartus II はじめてガイド ‐ よく使用する Logic Option 設定方法 （個別設定）』
『Quartus II はじめてガイド ‐ タイミング制約の簡易設定方法 ~TimeQuest Timing Analyzer Wizard~』 『Quartus II ‐ TimeQuest クイック・ガイド』
ステップ 5. コンパイル コンパイルでは回路図・言語の接続チェックや、論理合成、配置配線、プログラミング用のファイルの生成、 タイミング解析などが実行されます。この節ではコンパイルについて紹介します。（コンパイル時間短縮方法 は、4-3 節を参照ください。） コンパイラが実行すること コンパイラは下記のことを実行します。 − Analysis 回路図・言語構文をチェックします。 − Synthesis 論理合成（論理回路を最適に考え直すこと）を行います。 − Fitter 配置配線（ロジック、ピンをデバイスに配置し配線すること）を行います。 − Assembler プログラミング用のファイルを生成します。 − Timing Analyzer タイミングを解析します。 1） コンパイルの実行
コンパイルの実行は、Processing メニュー ⇒ Start Compilation より行うことができます。“Full compilation was successful” メッセージボックスが確認できたら、コンパイル終了です。
2） コンパイル・レポートの確認 コンパイルが完了すると、コンパイル・レポートが生成されます。レポートより、どのような処理（リソース使 用数、配置配線、タイミングなど）が行われたかを確認します。 詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。 ステップ 6. タイミング解析 コンパイル実行に伴い、配置配線が完了します。内部遅延を確認するためタイミングを解析し、期待した パフォーマンスを満足しているかを確認します。
Quartus II 10.0 でサポートしているアルテラ・デバイス（MAX® 7000、MAX 3000 ファミリを除く）のタイミン
グ解析は TimeQuest Timing Analyzer を使用します。TimeQuest Timing Analyzer でタイミング解析をする 場合は、事前にタイミング制約情報を設定しておく必要があります。詳細は、本資料をご入手になった販売代 理店の技術資料サイトにて、下記資料をご参考ください。
MAX 7000、MAX 3000 ファミリのタイミング解析は、Classic Timing Analyzer でタイミング解析を行い、そ の解析結果はコンパイル・レポートに掲載されています。詳細は、本資料をご入手になった販売代理店の技術 資料サイトにて、下記資料をご参考ください。 ステップ 7. タイミング・シミュレーション 次に遅延を考慮した動作検証を行います。タイミング・シミュレーションの操作手順は以下のとおりです。フ ァンクション・シミュレーションと同様に、ModelSim-Altera を使用した場合でご紹介します。 1) 事前準備（配置配線後のネットリスト・ファイルと遅延情報ファイルの作成） 2) 新規プロジェクトの作成 3) ファイルの登録 資料タイトル 『Quartus II はじめてガイド ‐ コンパイル』 『Quartus II ‐ TimeQuest クイック・ガイド』 資料タイトル 『Quartus II ‐ TimeQuest クイック・ガイド』 資料タイトル 『Quartus II はじめてガイド ‐ コンパイル』
4) コンパイル 5) ロード 6) シミュレーション実行 7) シミュレーションの終了 8) プロジェクトの終了 詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。 ステップ 8. プログラミング 次にプログラマを起動し、デバイスにデータを書き込みます。プログラミングの操作手順は以下のとおりです。 1) プログラマの起動 2) プログラミング・ハードウェアの設定 3) プログラミング・モードの選択 4) プログラミング・ファイルの選択 5) プログラミング・オプションの選択 6) プログラミング実行 詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。 なお、プログラミングを実行するパソコンでプログラミング・ハードウェアを初めて使用する場合は、事前にダ ウンロード・ケーブル用のドライバをインストールしてください。詳細は、本資料をご入手になった販売代理店 の技術資料サイトにて、下記資料をご参考ください。 資料タイトル 『ModelSim-Altera の使い方』 資料タイトル 『Quartus II はじめてガイド ‐ デバイス・プログラミング方法』
4. その他の機能
4-1. Netlist ViewerNetlist Viewer は、デザイン構造を解析し、Quartus II によるデザインの解釈を確認できる回路図を提供し ます。RTL Viewer、State Machine Viewer、および Technology Map Viewer により、デバッグ、最適化、または 制約条件入力プロセスにおいて、初期合成結果や完全にマップされた合成結果を表示できます。
詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。 資料タイトル 『Quartus II ‐ Netlist Viewer の使い方』
4-2. Chip Planner Chip Planner では、アルテラ・デバイスの内部構造の表示、内部タイミングの調査、デバイス内のリソース に対する機能とプロパティ設定の編集を行うことができます。 詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。 4-3. インクリメンタル・コンパイル インクリメンタル・コンパイルは、デザインで変更されていないデザインのコンパイル結果と性能を維持し、 新しいコンパイルを変更されたデザイン・パーティションにのみ集中させることによって、デザインのコンパイ ル作業における繰り返し時間を大幅に短縮 （最大 70%） させることを可能にします。 詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。 資料タイトル 『Quartus II ‐ Chip Planner クイック・ガイド』
4-4. デザイン・パーティション・プランナ
デザイン･パーティション・プランナ （Design Partition Planner） は、インクリメンタル・コンパイル機能をさら に効率良く活用するためのグラフィカル・インタフェースです。
詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。
4-5. SignalTap II
SignalTap® II ロジック・アナライザは、FPGA の動作中の内部信号をキャプチャおよび表示する Quartus II に標準搭載されたシステムレベルのデバッグツールです。
詳細は、本資料をご入手になった販売代理店の技術資料サイトにて、下記資料をご参考ください。 資料タイトル 『Quartus II ‐ インクリメンタル・コンパイル クイック・ガイド』
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