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平成
30 年度 修士論文
逐次比較時間デジタイザおよび
ADC の統計的テスト技術の研究
指導教員 小林 春夫 教授
群馬大学大学院 理工学府 理工学専攻
電子情報・数理教育プログラム
小澤 祐喜
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目次
第1部 単発信号が測定可能な逐次比較型 TDC の設計
第1章 序論---4 1-1 研究背景---4 1-2 研究の現状---5 1-3 研究目的---5 1-4 第 1 部の構成---6 第2章 TDC---7 2-1 概要---7 2-2 TDC の利用---7 2-3 逐次比較の原理---8 2-4 SAR 型 TDC の構成---9 2-5 SAR 型 TDC の動作---10 第3章 アナログ的手法を用いた単発信号を測定可能とした TDC の設計---13 3-1 概要---13 3-2 トリガ回路の動作原理---13 3-3 トリガ回路を付加した SAR 型 TDC の構成と動作---16 3-4 被測定信号が低周波時の動作---17 3-5 SPICE によるシミュレーション検証---18 第4章 デジタル的手法を用いた単発信号を測定可能とした TDC の設計---22 4-1 概要---22 4-2 リング発振器を付加した SAR 型 TDC の構成と動作---22 4-3 リング発振器の構成と動作---23 4-4 SPICE によるシミュレーション検証---24 第5章 まとめと今後の課題---29 5-1 まとめ---29 5-2 今後の課題---303 / 67
第
2 部 周期関数による ADC の統計的高効率テスト手法
第1 章 序論---31 1-1 研究背景---31 1-2 研究の現状---32 1-3 研究目的---32 1-4 第 2 部の構成---32 第2 章 ADC の統計的テスト手法---33 2-1 ランプ波ヒストグラム法---33 2-2 正弦波ヒストグラム法---34 2-3 正弦波ヒストグラム法の一般化および拡張---42 第3 章 非正弦波による効率的テスト信号生成アルゴリズム---47 3-1 概要---47 3-2 テスト信号生成アルゴリズム---48 第4 章 非正弦波を用いた高効率ヒストグラム法による DNL・INL の評価・検証---51 4-1 概要---51 4-2 正弦波ヒストグラム法のシミュレーションによる検証---51 第5 章 まとめと今後の課題---57 5-1 まとめ---57 5-2 今後の課題---58 文献目録---59 外部発表---62 謝辞---674 / 67
第
1部
単発信号が測定可能な
逐次比較近似
TDC の設計
第
1 章 序論
1-1 研究背景 近い将来、物をインターネットに接続してそれぞれのセンサーからの膨大な情報を相互に通信して制御するIoT (Internet of Things)の爆発的な普及が予測されている。また、
自動車の衝突低減システム・自動運転化に伴う車両の外的・内的状態をモニタリングする 技術の発展も注目を集めている。これらのセンシングにおいてアナログ回路がコア技術と なっており、アナログ値のセンサー出力をデジタルデータへと変換するための回路である AD 変換器 ( ADC : Analog-to-Digital Converter )は必須の技術である。
しかし、AD 変換器にはアナログ回路が必要であることから低コスト化・小型化の実現 や高信頼性の実現が難しい。またプロセス技術の微細化とともに、低電圧化も進んでいる ためアナログ回路の電圧分解能を上げることは困難である。 時間デジタイザ回路(Time-to-Digital Converter: TDC)は 2 つのタイミング信号のエッ ジ還の時間差を測定しデジタル出力を得る回路である[1]-[3]。この TDC を用いること で、アナログ信号を電圧軸でなく時間軸で扱えば、微細化により分解能を上げることがで きる時間領域アナログ回路を作ることが可能であるとされている[4]。TDC は一部の方式 を除き全てデジタルで実現できることからアナログ回路の難点である低コスト化、小型 化、高信頼性を実現することが可能であると期待されている。実際に、既に時間積分型 ADC では時間を計測する部分において TDC に相当する回路があり、イメージセンサ等に 搭載されている。 また、TDC は近年爆発的に需要が増しているフラッシュメモリなど、電子部品のタイ ミングテストにも応用可能であり、タイミングテストが要求する極めて微小な時間差を計 測する用途でも活躍が期待される。これにより、テスト時間の短縮やテストコストの低減 などが実現できると期待されている。
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1-2 研究の現状
TDC には複数の方式が存在し、フラッシュ型、逐次比較近似(SAR : Successive Approximation Register)型、ΔΣ型、Gray Code 型などがある[5]。それぞれの方式の特
徴を表1.1 にまとめた。特に SAR 型のメリットは高ビット化した際の回路規模の増大を 抑えられることや、全デジタル構成できるので小型化や低コスト化、設計の容易化が可能 であることである。しかし、デメリットとして被測定信号が「繰り返し信号」が前提であ り、原理的に「単発信号」の測定は不可能であった。 このため、SAR 型は輝かしいメリットがあるにも関わらず、アプリケーションが非常 に限定的であった。本論文はSAR 型を「単発信号」でも測定可能とすることで、従来の メリットはそのままにSAR 型のアプリケーションの幅を飛躍的に広げる回路を提案す る。 表1.1 TDC の各方式別の特徴 1-3 研究目的 本研究は、上記のような背景を受け、『「単発信号」でも測定可能としたSAR 型 TDC を提案すること』を目的とする。 SAR 型
6 / 67 1-4 第 1 部の構成 まず、第2 章で TDC についての概要・構成・動作を示す。そして本研究の核心である 単発信号を測定可能としたTDC をアナログ的手法（第 3 章）とデジタル的手法（第 4 章）と分けてそれぞれのシミュレーション評価結果を報告する。第4 章で本研究のまとめ を記す。
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第
2 章 TDC
2-1 概要 図1.1 に 2 つのクロックの時間差をデジタル出力する TDC の役割を示した[1]-[8]。特 にTDC の元祖と言われる新井康夫氏(高エネルギー加速器研究機構:KEK)が考案したフラ ッシュ型TDC は、1 ショットのクロック信号で時間差をデジタル出力でき、高速である メリットを持つ。しかし、ビット数をn とした時に D フリップフロップが(2𝑛− 1)個必要 で、例えば10 ビットの場合は 1023 個の D フリップフロップが必要となり回路規模が膨 大となってしまうことがデメリットである。対してSAR-TDC は連続的なクロック信号が 入力されなければならないが、ビット数をn とした時に D フリップフロップの個数は1 + 2(n + 1)個となり、例えば 10 ビットの場合は 23 個で済む。このように、SAR 型 TDC は 性能と回路規模のバランスが良いことが特徴である[8]-[10]。 図1.1 TDC の役割 2-2 TDC の利用 TDC は開発された当初から放射線計測等の科学実験に用いられていた。そして近年で はピコ秒オーダーのTDC が CMOS LSI により容易に実現されるようになったため、そ の応用は自動車の車間距離計測や、医療用CT などに用いられている。また、従来では高度なアナログ回路を用いていた位相比較器(Phase Locked Loop, PLL)をデジタル回路で実
8 / 67 2-3 逐次比較の原理 逐次比較近似TDC に入る前に逐次比較近似 ADC（図 1.2 参照）について述べる。逐次 比較近似ADC は DA 変換器からの出力電圧をサンプルホールドされたアナログ入力電圧 に一致するように２進探索アルゴリズムで逐次比較して接近することでデジタル出力を決 める方式である。しばしば、図1.3 に示すように SAR-TDC の動作は天秤で重さを測定す る動作に例えられ、図1.2 の例であれば結果によって分銅を載せ替える人間が Logic 回路 にあたる[10]。 図1.2 逐次比較の原理 逐次比較近似ADC で天秤の役割をするのがコンパレータ、分銅の役割をするのが DAC、 分銅の選択・載せ換えが逐次比較ロジックである。 1 回の比較で 1bit ずつ精度を上げる事 が出来るので，n bit の場合は n 回の比較で結果が得られる。 例えば 4bit 逐次比較ロジッ クの場合（図1.2 参照），入力＝11.3 であれば，出力＝8→12→10→11 でジグザグしながら 11.3 に接近する値になる[10]。このように解の存在する領域を判定毎に半分に分割して、 入力を見つける動作は二分探索動作と呼ばれ一般的なSAR 型 ADC で利用されるものであ る。
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図1.3 化学天秤の例
2-4 SAR 型 TDC の構成
SAR 型 TDC の構成を図 1.4 に示す。前述した SAR 型 ADC と比較してコンパレータの
役割を担うのがD フリップフロップであり、分銅の役割を担うのが遅延素子である[10]。
特筆すべき点は、SAR 型 ADC と異なり SAR 型 TDC は全てデジタル回路で実現できる 点である。全てデジタル回路で実現できるメリットは低コスト・小型化・開発期間の短 縮・高信頼性などが挙げられる。
10 / 67 2-5 SAR 型 TDC の動作 ここではSAR 型 TDC の探索原理、すなわち 2 進探索に基づく動作ついて説明する。 例を図2.5 に示す。 (a) (b)
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(c)
(d)
図 1.5 SAR-TDC の動作（△T＝4.3τの場合）
以下にSAR 型 TDC の動作例を説明する（図 1.5.(a)(b)(c)(d)）。
(a) SAR ロジックは最初（デフォルト）の 100（4τ）を MUX のセレクト端子に入る。△ T＝4.3τの場合，△T>4τなので，つまり CLK1 が 4 個のバッファを通してもまだ CLK2 の前にある。コンパレータの比較結果は 1，次のループでバッファの数を上げる ことにする。 (b) 前回のコンパレータの比較結果は 1 なので，続いて MUX の入力は 110 に上がり，つ まり6 個のバッファを通すことが決められ，6τ>△T なので， CLK1 はようやく CLK2 に遅れることで，コンパレータの比較結果は0，次のループでバッファの数を減らすこ とにする。
12 / 67 (c) 前回のコンパレータの比較結果は 0 なので，MUX の入力は 101 に下がり，通すバッ ファ数は 6 個から 5 個に減る. 5τ>△T なので， CLK1 はまた CLK2 に遅れること で，コンパレータの比較結果は0，最終のデジタル出力は 100，つまり 4τとなる。 し かし，次のループでバッファの数をさらに減らすように動くことにする。 (d) 前回のコンパレータの比較結果は 0 なので，MUX の入力と出力と同じく 100 になり， これで通すバッファ数は 4 個まで減り，△T>4τなので，安定したコンパレータの比 較結果は 1 に留まり，測定値はつねに実際値より小さい値になり，誤差範囲は 1τで ある。 ビット数 n が大きい場合の逐次比較型 TDC のフラッシュ型 TDC に対する得失は次の ようになる。 ① 必要な D フリップフロップ数は（2n－1）個からコンパレータと SAR ロジックに使う 1+2(n+1)個大幅に削減できるので消費電力も低減できる ② 遅延素子数と時間分解能は同じ ③ MUX と SAR ロジックの回路規模は比較的小さい ④ フラッシュ型は 1 回で測定可，SAR 型はｎ回のステップで測定 ⑤ フラッシュ型は単発のタイミング信号間の測定可能，SAR 型は繰り返しタイミング信 号のみ測定可能 つまり, 逐次比較型 TDC はフラッシュ型 TDC に比べてはるかに少ない D フリップフ ロップ数で同じ機能を果たすことができる[10]。しかし、逐次比較ロジックは複数回で作動 する構造で測定できるタイミング信号が「繰り返し信号」であることに現段階では制限さ れることになる。「電圧」であればキャパシタに保存しておくことが出来るが、単発信号の 「時間差」は原理的に保存出来ないと考えられてきたため、従来型のSAR 型 TDC は繰り 返し信号でしか用いることが出来なかった。
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𝑉
𝑂𝑢𝑡1− 𝑉
𝑂𝑢𝑡2= 𝑅
(
𝐼
𝑜− 𝐼
𝑜)
= 𝑅𝐼
𝑇∗ tanh
𝑉
1− 𝑉
12𝑉
𝑇∗ tanh
𝑉
2− 𝑉
22𝑉
𝑇第３章 アナログ的手法を用いた
単発信号を測定可能とした
TDC の設計
3-1 概要 本章ではSAR 型 TDC の前段に単発信号から繰り返し信号を生成するための「トリガ 回路」を付加した回路を提案する。トリガ回路は元々オシロスコープ等の計測器で用いら れていた回路であり、アナログ信号を扱い、キャパシタ等が含まれる[11]。従来では SAR 型TDC の被測定信号は繰り返し信号である必要があったが、トリガ回路を付加した提案 回路によって単発信号でも測定可能となる。 3-2 トリガ回路の動作原理トリガ回路は「Track & Hold 回路」と、「ギルバート乗算回路」から成る。トリガ回路
の動作説明に入る前に、まずTrack & Hold 回路と、ギルバート乗算回路の動作説明をそ
れぞれ記す。
図1.6 に示すように Track & Hold 回路は入力信号をそのまま出力へ受け流す Track
Mode と、任意の時間の電圧をキャパシタによって保持する Hold Mode がある。トリガ 回路では、Track & Hold 回路の出力と信号源をギルバート乗算回路(図 1.7)で乗算する [12]。式(1.1)はギルバート乗算回路の動作式である。
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図1.6 Track & Hold 回路
15 / 67 𝑉𝑜 𝐻𝑜𝑙𝑑 = cos(𝜔𝑡)cos(𝜔𝑡0)+ sin(𝜔𝑡)sin(𝜔𝑡0)
= cos 𝜔 𝑡－𝑡0
𝑉𝑜 𝑇𝑟𝑎 𝑐𝑘 = cos(𝜔𝑡) cos(𝜔𝑡) + cos 𝜔𝑡 +𝜋
2 cos 𝜔𝑡 + 𝜋 2 = cos2(𝜔𝑡) + sin2(𝜔𝑡) = 1
Track & Hold 回路とギルバート乗算回路から成るトリガ回路のブロック図を図 1.8 に示
す。トリガ回路はトリガとなるクロックを入力した瞬間から発振する。トリガ回路のTrack
Mode 時の動作式を式(1.2)に、Hold Mode 時の動作式を式(1.3)に示す[12]。
(1.2) (1.3) この関係より、Track Mode 時にはトリガ回路の出力は常に 1 となり発振しない(厳密に は、1 のバイアスがかかった状態でわずかに発振しているがほぼ 1 と見なせる)。Hold Mode 時にはトリガ回路の出力はcos 𝜔 𝑡－𝑡0 となり、発振する。これを表したトリガ回路の入 力信号と出力信号の関係を図1.9 に示す。 図1.8 トリガ回路のブロック図
16 / 67 図1.9 トリガ回路の入出力波形 3-3 トリガ回路を付加した SAR 型 TDC の構成と動作 図1.10 に SAR 型 TDC とトリガ回路から成る提案回路をブロック図で示した。START 信号とSTOP 信号は単発の信号であり、それぞれにトリガ回路を付加する。トリガ回路 の出力は余弦波であるので、これをバッファーを介してクロックに変換する。こうするこ とで、「単発信号」であるSTART 信号と STOP 信号の立ち上がりの時間差を保持しなが ら、SAR 型 TDC へ「繰り返し信号」として入力することを可能とする。トリガ回路を付 加したSAR 型 TDC の動作波形を図 1.11 に示す。 図1.10 トリガ回路を付加した SAR 型 TDC の構成
17 / 67 図1.11 トリガ回路を付加した SAR 型 TDC の動作波形 3-4 被測定信号が低周波数時の動作 被測定信号がトリガ回路の発振周波数より十分低いクロック周波数であった場合を考え てみる（図1.12）。例えば、10 ビットの SAR 型 TDC に 1kHz のクロックが入力された とする。この時、測定に必要な時間は1ms × 10 = 10msとなり、被測定信号が低周波数で あればあるほど測定時間がかかってしまうことになる。 前述のように元々トリガ回路を付加したSAR 型 TDC は単発信号を測定する目的で設 計された。しかし、低周波数の被測定信号の場合でも、測定時間はトリガ回路の発振周波 数にのみ依存するので被測定信号が低周波数であったとしても測定時間に影響しないとい うメリットを持つ。また、この特徴は第4 章で取り上げるリング発振器を付加した SAR 型TDC にも全く同じことが言える。 図1.12 被測定信号が低周波数の時の入出力波形
18 / 67 3-5 SPICE によるシミュレーション検証 設計したトリガ回路とSAR 型 TDC を SPICE を用いてシミュレーション行い動作を検 証した。まず、トリガ回路単体でシミュレーションした結果を示す。シミュレーション条 件を下記に記す。 ➢ シミュレーションソフト : SPICE ➢ MOS モデル：TSMC180nm ➢ トリガ回路入力正弦波・余弦波周波数：10kHz 図1.13 トリガ回路の動作波形 図1.13 から、トリガを入力した瞬間に発振していることが確認出来る。発振周期は外 部から入力する正弦波と余弦波の周期と一致している。
19 / 67 次に図1.11 の提案回路をシミュレーションした条件を下記に示す。 ➢ シミュレーションソフト : SPICE ➢ MOS モデル：TSMC180nm ➢ 分解能 : 3-bit , 8-level ➢ 入力時間差 : 0 – 0.80µs ➢ トリガ回路入力正弦波・余弦波周波数：1.0MHz ➢ バッファ遅延値 : 0.10µs 例として∆T=0.35µs の単発の時間差信号を入力し、各部位の信号が設計通りであるか評価 する。図1.14 は入力した START 信号、STOP 信号を示す。 図1.15 はトリガ回路の出力波形(SAR 型 TDC の入力波形)である。「単発信号」がトリガ 回路によって、START 信号と STOP 信号の時間差を保持したまま「繰り返し信号」にな っていることが確認できる。これにより、従来では不可能とされてきたSAR 型 TDC によ る単発信号の測定が可能となる。 図1.16.は SAR 型 TDC の出力波形である。3 ビットであるので、逐次比較の原理に基 づき、「100 : 4」→「010 : 2」→「011 : 3」と推移している。結果として START 信号と STOP 信号の時間差∆𝑇 = 0.35μsを入力して得られた出力は「011 : 3」、つまり0.30𝜇𝑠 ≤ ∆𝑇 < 0.40𝜇𝑠である。シミュレーションによる評価により、各部が設計したように動作し たことが確認出来た。 次に、START 信号と STOP 信号の時間差を 0.00µs から 0.78µs まで変更し、入力時間 差と出力の線形性を評価した結果を図1.17 に示す。原理的に量子化誤差は存在するもの の、設計した通りの結果を得ることが出来た。
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図1.14 トリガ回路に入力する単発信号
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図1.16 トリガ回路を付加した SAR 型 TDC の出力波形
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第
4 章 デジタル的手法を用いた
単発信号を測定可能とした
TDC の設計
4-1 概要 第3 章で示したトリガ回路を用いたアナログ的手法はキャパシタやアンプといったアナ ログ回路が必要であり、また回路規模も小さくないことから低コスト化や設計の容易化と いう点で課題があった。 第4 章ではリング発振器を用いることで、単発信号を測定可能とした SAR 型 TDC を提 案する。元々のSAR 型 TDC も含め回路全体としてフルデジタルで実現可能であるため低 コスト化可能であり、FPGA 実装に適し、設計も容易であるというメリットを持つ。 4-2 リング発振器を付加した SAR 型 TDC の構成と動作リング発振器を付加したSAR 型 TDC の構成を図 1.18 に示す。SAR 型 TDC の START
信号とSTOP 信号の入力部分にリング発振器を付加した。従来であれば入力信号（被測定
信号）が「繰り返し信号」である必要があったが、提案回路は単発信号を入力へ戻し、自動 的に発振することを利用している。
23 / 67 4-3 リング発振器の構成と動作 SAR 型 TDC に組み込まれているリング発振器は奇数個のインバータで構成されている。 遅延素子は偶数個のインバータから成る。図1.19 に示すように 1 つの遅延素子の遅延時間 はτであり、インバータとAND ゲートとの合計の遅延時間は𝜏𝑖である。入力が0 から 1 に 立ち上がると、次の式(1.4)のように表される周期的な時間𝑇𝑅𝑂で発振を開始する。 𝑇𝑅𝑂 = 2(n𝜏 + 𝜏𝑖) (1.4) 図1.20 は 2 つのリング発振器を用いた場合のタイミングチャートである。START 信号 と STOP 信号の時間差∆Tが
0 < ∆T ≤
𝑇𝑅𝑂 2で
あれば、時間差を保ちながら発振させること が出来る。例えば3 ビットの場合では SAR 型 TDC は 7 つの遅延素子と、1 つのインバー ターを持つため、𝑇𝑅𝑂 2 = 7𝜏 + 𝜏𝑖となる。ここで、もしτ = 1.0ns、τ𝑖 = 3.0nsであるなら、分解 能は 1.0ns であり、リング発振器は発振周期𝑇𝑅𝑂 = 2(7 ∙ 1.0 + 3.0) = 10.0ns で発振するこ とになる。 図1.19 リング発振器の構成24 / 67 図1.20 リング発振器の動作クロック波形 4-4 SPICE によるシミュレーション検証 提案回路である図1.18 を素子単位で設計した回路が図 1.21.である。シミュレーション により動作を評価するために3 ビットで設計したため、フラッシュ型と比べると回路規模 の差は小さいが、実際にはより高ビットでの利用を想定している。MUX 部分は単純なス イッチであり、SAR Logic を駆動するための Control Unit は D フリップフロップによる シフトレジスタである。SAR Logic の上部に位置する D-FF(COMP)は天秤の役割を成
し、遅延させたSTART 信号と STOP 信号の時間的位置関係を SAR Logic に伝える。
SAR Logic は MUX を駆動するためのクロックを作る役割があり、SAR Logic の出力が SAR 型 TDC の出力に相当する。
25 / 67 図1.21 リング発振器を付加した SAR 型 TDC のシミュレーション回路 シミュレーション条件を下記に示す。 ➢ シミュレーションソフト : SPICE ➢ 分解能 : 3-bit , 8-level ➢ 入力時間差 : 0 – 8.0ns ➢ バッファ遅延値(リング発振器)τ : 1.0ns ➢ インバーター遅延値(リング発振器)𝜏𝑖：1.0ns 例として∆𝑇 = 5.2nsの単発の時間差信号を入力し、各部位の信号が設計通りであるか評 価する。図1.22 は入力した START 信号、STOP 信号を示す。 図1.23 は入力された START 信号と STOP 信号の時間差∆𝑇 = 5.2nsを保持しながら発 振しているリング発振器の波形である。これにより、従来では不可能とされてきたSAR 型TDC による単発信号の測定が可能となる。
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図1.22 SAR 型 TDC へ入力する単発信号
27 / 67 図1.24 は SAR 型 TDC の出力波形である。逐次比較の原理に基づき、3 ビットである ので「100 : 4」→「110 : 6」→「101 : 5」と推移している。結果として START 信号と STOP 信号の時間差∆𝑇 = 5.2nsを入力して得られた出力は「101 : 5」、つまり5.0𝑛𝑠 ≤ ∆𝑇 < 6.0𝑛𝑠である。シミュレーションによる評価により、各部が設計したように動作した ことが確認出来た。 図1.24 リング発振器を付加した SAR 型 TDC の出力波形 次にSTART 信号と STOP 信号の時間差∆𝑇を 0.0ns から 7.8ns まで変化させて入出力の線 形性を確認した結果を図1.25 に示した。原理的に量子化誤差は存在するものの、設計し た通りの動作をしていることがシミュレーションによって確認できた。
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第
5 章 まとめと今後の課題
5-1 まとめ 本論文ではトリガ回路やリング発振器を用いた手法により、従来ではSAR 型 TDC で は測定不可能であった単発信号を測定可能とした回路を考案・設計し、技術的検討を行っ た。以下に各章の要点を記す。 第1 章 序論 ➢ シリコン価格の下落に対しテストコストが増加している ➢ 従来のアナログ回路では高信頼性・低コスト化が困難である ➢ アナログ回路を用いない時間軸の信号を扱う TDC で諸問題を解決すること ができる ➢ TDC はメモリのタイミングテスト等に応用可能である 第2 章 TDC ➢ 逐次比較近似の動作・原理を示した ➢ TDC の基本的性質及び応用を示した ➢ SAR 型 TDC の原理と構成、動作を説明した 第3 章 アナログ的手法を用いた単発信号を測定可能とした TDC の設計 ➢ トリガ回路の構成と動作を説明した ➢ トリガ回路を用いて単発信号を測定可能とした SAR 型 TDC を提案した ➢ 被測定信号が低周波数であった場合の有効性について説明した ➢ 提案回路の有効性をシミュレーションで示した 第4 章 デジタル的手法を用いた単発信号を測定可能とした TDC の設計 ➢ リング発振器の構成と動作を説明した ➢ リング発振器を用いて単発信号を測定可能とした SAR 型 TDC を提案した ➢ 提案回路の有効性をシミュレーションで示した30 / 67 5-2 今後の課題 今後の課題を以下に示す。 ◆ ジッタの影響を考慮したシミュレーションを行い、性能評価を行う ◆ FPGA 実装によって SAR 型 TDC を実現し、実際の測定器で実験し評価を行 う。 ◆ リング発振器の発振周波数のミスマッチを校正または補正する回路構造やア ルゴリズムの提案を行う。
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第
2 部 周期関数による
ADC の統計的高効率テスト手法
第1章
序論
1-1 研究背景 半導体の価格は下落する一方で、複雑さを増す集積回路のテストコストは増加する一方 である(図 2.1)。このテストコストの削減及びテスト時間の短縮をすることで半導体全体 のコストを下げることに貢献出来る。また、近年では自動運転や衝突低減システムに必要 な先進運転支援システム(ADAS: Advanced Driver-Assistance Systems)などの需要が急 速に高まる中で、これら人命に直結する為、車載半導体部品のテスト品質の要求は非常に 高く、テスト品質の向上も急務である。センサー回路等のアナログ信号をデジタル信号に変換するアナログ/デジタル変換回路 (ADC :Analog-to-Digital Converter)は、アナログミクスドシグナル SoC の主要構成部品
であるので、特にADC のテストコストの削減とテスト品質の向上は重要となる[13-17]。
ADC の非線形性の指標として DNL（differential nonlinearity）と INL（integral nonlinearity）がある。
32 / 67 1-2 研究の現状 ADC のテストでは ADC にランプ波を入力して出力のヒストグラムを採るランプ波ヒス トグラム法があるが、歪みの無いランプ波を作ることは難しい。そのためADC に比較的 生成が容易な正弦波を入力し出力のヒストグラムを採る正弦波ヒストグラム法が一般的で ある[13]。 しかし、正弦波によるヒストグラム法は出現確率が両端に集中し、無駄な点数を取るこ とになるだけでなくヒストグラムがランプ波法のように均一でないためDNL や INL の導 出が複雑化し、ノウハウによるところも多かった。 この論文では、正弦波によるヒストグラム法を一般化し、非正弦波の周期関数でも DNL や INL を求めることが出来るアルゴリズムを提案し、正弦波では不可能だったヒス トグラムを中央部に集中させることで無駄なヒストグラム点数を削減しテスト時間の短 縮、テストコストの低減する手法を検討した結果を示す。 1-3 研究目的 本論文の目的は、「制御された周期関数によるヒストグラム法によってADC の非線形 性の指標であるDNL や INL をテストする際のテスト時間を削減することでテストコスト の低減を実現すること」である。 1-4 第 2 部の構成 まず、第2 章でヒストグラム法についての概要・種類を示す。第 3 章で効率的ヒストグ ラム取得法についての数学的解析を説明する。そして第4 章で提案手法のシミュレーショ ン結果・考察を示し、最後の第5 章でまとめるという構成である。
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第2章
ADC の統計的テスト手法
2-1 ランプ波ヒストグラム法 ランプ波ヒストグラム法は、理想的にはヒストグラムが均一となり、ヒストグラムの高 さはADC のコード幅に比例するため DNL と INL の導出式は非常に単純である。しか し、純粋なランプ波の生成は非常に難しく、ゲイン誤差や3 次歪み、ノイズなどによりヒ ストグラムが均一ではなくなる。これを現した式が式(2.1)であり、ヒストグラムのシミュ レーション結果は図2.2 である[18]。このため、高いテスト品質や高精度が求められる ADC ではあまり用いられない。また、テスト時間も比較的長い。X(t) = 0.99kt − 0.02(kt)
3+ 𝑥
𝑛(𝑡); −
1 𝑘< 𝑡 <
1 𝑘 (2.1) 図2.2 ランプ波法のヒストグラム例34 / 67
𝐼𝑁𝐿(𝑖) = 𝐷𝑁𝐿(𝑖)
𝑘 𝑖=1 まず、ランプ波ヒストグラム法の概念図を図2.3 に示す。ADC にランプ波を入力し得 られたヒストグラムからDNL と INL を計算する。その概略図を図 2.3 に示す。ヒストグ ラムの結果から、DNL と INL は式(2.2)と式(2.3)のようにして即座に算出することが出来 る。𝐷𝑁𝐿(𝑖) =
𝐻(𝑖)−𝐻𝑚 𝐻𝑚 [LSB] (2.2) [LSB] (2.3) 図2.3 ランプ波法のヒストグラム例35 / 67 2-2 正弦波ヒストグラム法 正弦波ヒストグラム法は、純粋な正弦波の生成が水晶フィルター等によって比較的容易 であることから一般的に用いられている[13]。しかし、ランプ波ヒストグラム法と比べ ADC の DNL や INL を算出する際の式が少々複雑であり、扱いが比較的難しい。また、 図2.4.に示すように出現確率がコードの両端に集中しており、ADC のコードの中央部の 点数が原理的に不足するというデメリットもある[19]。図 2.4.の両端のヒストグラムの高 さが一致していないのはADC のオフセット誤差によるものである[18]。このため、中央 部の点数を増やすためにADC に正弦波を多数入力し、点数を多く稼ぐ必要があるため、 これがテスト時間の増加に繋がりテストコストの増加を引き起こすという課題もある。 図2.4 正弦波法のヒストグラム例 ここで、正弦波ヒストグラムからDNL と INL を求める[18]。テスト対象の ADC に図 (2.5)に示すような正弦波を入力する。この正弦波は式(2.4)で表される。式(2.4)を時間tに ついて解くと、式(2.5)になる。
36 / 67
𝑉(𝑡) = 𝐴 sin(𝜔𝑡 + 𝜃) + 𝑉
𝑜𝑠(2.4)
𝑡 =
1 𝜔{sin
−1 𝑉(𝑡)−𝑉𝑜𝑠 𝐴}
(2.5)
図2.5 ADC に入力する正弦波 この正弦波が電圧𝑉1と𝑉2の間にいる確率は、図2.6 に示すように電圧𝑉1と𝑉2に対応する 時間が1 周期の間に 2 か所あることを考えると式(2.6)のようになる。𝑃 =
2(𝑡2−𝑡1) 𝑇=
2 𝑇[
1 𝜔{sin
−1 𝑉2−𝑉𝑂𝑆 𝐴} −
1 𝜔{sin
−1 𝑉1−𝑉𝑂𝑆 𝐴}]
=
1 𝜋[{sin
−1 𝑉2−𝑉𝑂𝑆 𝐴} − {sin
−1 𝑉1−𝑉𝑂𝑆 𝐴}]
(2.6)
37 / 67
𝑃𝐼 𝑖 = 𝑃[𝑘]
𝑖 𝑘=0𝑖 = 0,1,2, ⋯ , 2
𝑛− 1
図2.6 正弦波における微小電圧間に対応する微小時間次に、式(2.6)の結果から ADC のコード i-1 から i までの確率密度 P[i]を求めると、式 (2.7)のように求まる。この結果から確率密度を積分して求められる累積確率密度を求め る。累積確率密度の定義を式(2.8)に記し、概念図を図 2.8 に示した。これより、式(2.7)と 式(2.8)からコード 0 からコード i までの累積確率密度 PI[i]は式(2.9)のように求まる。こ こで、コード0 からコード2𝑛− 1まで、つまり ADC のフルレンジの累積確率密度 PI[2𝑛− 1]＝1 となることに注意したい。
𝑃 𝑖 =
1 𝜋[{sin
−1 𝑉𝑖−𝑉𝑂𝑆 𝐴} − {sin
−1 𝑉𝑖−1−𝑉𝑂𝑆 𝐴}]
i = 0,1,…,2
n-
1 (2.7)
(2.8)
38 / 67
𝑃𝐼 𝑖 =
1 𝜋{sin
−1 𝑉0−𝑉𝑂𝑆 𝐴} − {sin
−1𝐹𝑆⁄ −𝑉2 𝑂𝑆 𝐴}
+
1 𝜋[{sin
−1 𝑉1−𝑉𝑂𝑆 𝐴} − {sin
−1 𝑉0−𝑉𝑂𝑆 𝐴}] + ⋯
+
1 𝜋[{sin
−1 𝑉𝑖−𝑉𝑂𝑆 𝐴} − {sin
−1 𝑉𝑖−1−𝑉𝑂𝑆 𝐴}]
=
1 𝜋{sin
−1 𝑉𝑖−𝑉𝑂𝑆 𝐴}
i = 0,1,…,2
n-1 (2.9)
図2.7 ADC のコード対電圧の関係39 / 67 図2.8 確率密度と入力電圧の関係(正弦波) 式(2.9)から ADC の各コードの電圧閾値𝑉𝑖について解いた結果が式(2.10)である。この𝑉𝑖 がADC のそれぞれのコードの理想値からいくらの乖離が認められるかによって DNL と INL を求めることが出来る。
𝑉
𝑖= 𝑉
𝑜𝑠+ 𝐴
sin
(𝜋𝑃𝐼 𝑖 )
(2.10) まず、図2.9 に示す定義に従い DNL を求める。DNL の定義を式(2.11)に記した。この 定義に従い累積確率密度PI を用いて解いた結果が式(2.12)である。𝐷𝑁𝐿 𝑖 =
𝑉𝑖+1−𝑉𝑖 ∆− 1 𝐿𝑆𝐵
(2.11)
40 / 67
𝐷𝑁𝐿 𝑖 = (2
𝑛− 2)
𝑉𝑖+1−𝑉𝑖 𝑉2𝑛−2−𝑉0− 1 𝑖 = 0,1,2, ⋯ , 2
𝑛− 2
=
𝑉𝑖+1−𝑉𝑖 𝑉2𝑛−2−𝑉0 2𝑛−2− 1
= (2
𝑛− 2)
𝑉𝑖+1−𝑉𝑖 𝑉2𝑛−2−𝑉0− 1
= (2
𝑛− 2)
cos 𝑇 2𝑃𝐼 𝑖 −cos 𝑇 2𝑃𝐼 𝑖+1 cos 𝑇 2𝑃𝐼 0 −cos 𝑇 2𝑃𝐼 2𝑛−2(2.12) 図2.9 DNL の概念図 同様に、図2.10 に示す定義に従い INL を求める。INL の定義式を式(2.13)に記した。 ただし、式(2.14)に示す𝑉𝑅,𝑖はコードi の ADC が理想的な場合の電圧閾値（理論値）を表 す。この定義に従い累積確率密度PI を用いて解いた結果が式(2.15)である。
41 / 67
𝐼𝑁𝐿 𝑖 =
𝑉𝑖−𝑉𝑅,𝑖 ∆𝐿𝑆𝐵
(2.13)𝑉
𝑅,𝑖= 𝑉
𝑅,0+ ∆ ∙ 𝑖
(2.14)𝐼𝑁𝐿 𝑖 =
𝑉
𝑖−
𝑉
𝑅,0∆
+∆∙𝑖
𝑖 = 0,1,2, ⋯ , 2
𝑛− 1
=
𝑉𝑖−(𝑉∆0+∆∙𝑖)=
𝑉2𝑛−2−𝑉0𝑉𝑖−𝑉0 2𝑛−2− 𝑖
(2.15) 図2.10 INL の概念図
42 / 67 このように、正弦波ヒストグラム法はヒストグラムが均一でないためランプ波ヒストグ ラム法のようなやり方では単純にDNL や INL を求めることが出来ないことに注意する必 要がある。ADC のテストでは、測定により得られたヒストグラムデータを規格化し、確 率密度に変換する。この確率密度を積分して累積確率密度とし、上記のようにDNL や INL を求めることになる。 2-3 正弦波ヒストグラム法の一般化および拡張 正弦波ヒストグラム法によるDNL や INL の導出は、正弦波のみでしか適用不可能であ った。これは、正弦波のような単純な式であれば解析的に解くことが出来るが、複数の正 弦波が合成された入力信号の場合は数学的には解析的に解けないからである。よって、前 述した式で他の周期関数を扱うことは出来ない。 以下に正弦波ヒストグラム法のアルゴリズムを一般化し、正弦波以外の周期関数であっ てもDNL や INL を導出できるアルゴリズムを提案する。このアルゴリズムによって、従 来のような正弦波による非効率なヒストグラム法によるテストを、非正弦波による効率的 なヒストグラム法に改善し、テスト時間の短縮およびテストコストの低減が可能である。 まず、図2.11 に示すような 1 周期に𝑓′(𝑡) = 0(傾きが 0)となる点を 2 つ持つような 周期関数𝑉 = 𝑓(𝑡)を ADC に入力することを仮定する。この周期関数が電圧𝑉1と𝑉2の間に いる確率は、図2.12 に示すように電圧𝑉1と𝑉2に対応する時間が1 周期の間に 2 か所ある ことを考えると式(2.16)のようになる。以下、基本的な DNL と INL の導出の流れは前項 [ 2-2 正弦波ヒストグラム法 ] と共通である。
𝑃 =
2(𝑡2−𝑡1) 𝑇=
2(𝑓−1(𝑉2)−𝑓−1(𝑉1)) 𝑇(2.16)
43 / 67
図2.11 ADC に入力する周期関数
44 / 67
𝑃𝐼 𝑖 = 𝑃[𝑘]
𝑖
𝑘=0
次に、式(2.16)の結果から ADC のコード i-1 から i までの確率密度P[i]を求めると、式
(2.17)のように求まる。この結果から累積確率密度PIを定義に従い求めると、式(2.18)の ようになり、式(2.18)から ADC の各コードの電圧閾値𝑉𝑖について解いた結果が式(2.19)で ある。これらの概念図である図2.13 に示す確率密度関数はヒストグラムの測定結果を規 格化することで得られるものである。式(2.19)は ADC に入力する周期関数を解析的に解 くことが不可能であっても、測定して得られたヒストグラムを規格化、積分して求められ る累積確率密度PI を周期関数の式に代入することによって数値的に解くことが出来るこ とを意味している。
𝑃 𝑖 =
2(𝑓−1(𝑉𝑖)−𝑓−1(𝑉𝑖−1)) 𝑇𝑖 = 0,1, ⋯ , 2
𝑛− 1
(2.17)
=
2 𝑇𝑓
−1(𝑉
𝑖)
(2.18)
𝑉
𝑖= 𝑓(
𝑇 2𝑃𝐼 𝑖 )
(2.19)
45 / 67 図2.13 確率密度と入力電圧の関係(周期関数) 以上の結果と前項を踏まえ、DNL と INL をそれぞれ図 2.9、図 2.10 のようにして求め る。結果を式(2.20)、式(2.21)に示した。
𝐷𝑁𝐿 𝑖 =
𝑉𝑖+1−𝑉𝑖 ∆− 1
[LSB]𝑖 = 0,1,2, ⋯ , 2
𝑛− 2
= (2
𝑛− 2)
𝑓 𝑇 2𝑃𝐼 𝑖+1 −𝑓 𝑇 2𝑃𝐼 𝑖 𝑓 𝑇2𝑃𝐼 2𝑛−2 −𝑓 𝑇2𝑃𝐼 0− 1
(2.19)
𝐼𝑁𝐿 𝑖 =
𝑉𝑖−𝑉𝑅,𝑖 ∆ [LSB]𝑖 = 0,1,2, ⋯ , 2
𝑛− 1
= (2
𝑛− 2)
𝑓 𝑇 2𝑃𝐼 𝑖 −𝑓 𝑇 2𝑃𝐼 0 𝑓 𝑇 2𝑃𝐼 2𝑛−2 −𝑓 𝑇 2𝑃𝐼 0− 𝑖
(2.20)
46 / 67
以上より、正弦波以外の周期関数に正弦波ヒストグラム法を一般化・拡張したアルゴリ ズムを提案した。このアルゴリズムは正弦波以外の周期関数でヒストグラム法を試みる場 合に使用でき、周期関数の選択次第では従来の正弦波ヒストグラム法よりも高効率にヒス トグラムによるテストを行えることが期待される。
47 / 67
第
3 章 非正弦波による効率的テスト信号生成アルゴリズム
3-1 概要 正弦波ヒストグラム法ではADC のコードの両端にヒストグラムが集中し、コードの中 央部の点数を補うために正弦波を多く入力して点数を稼げなければならず、テスト時間の 短縮やコストの面で課題があった（図2.14）。 図2.14. 正弦波ヒストグラム法と非正弦波ヒストグラム法の比較 ここでは、正弦波を足し合わせて合成することで、ヒストグラムの集中するポイントを 可変することが出来るテスト信号生成アルゴリズムを紹介する。これによってADC のコ ードの中央部の点数が不足する課題を克服でき、テスト時間の短縮、テストコストの低減 を実現する。図2.15 に示すように、このテスト信号は任意波形発生器(AWG : Arbitrary Waveform Generator)で生成し、プログラムによる制御で容易にヒストグラム集中点を可 変することが出来る。 図2.15 AWG によるテスト信号の生成48 / 67 𝑓(𝑡) = 𝐴𝑚𝑊𝑚 ∞ 𝑚 =1 𝑊𝑚 =cos((2𝑚 − 1)𝜔𝑡) (2𝑚 − 1)2 3-2 テスト信号生成アルゴリズム 高効率にヒストグラム法によるテストをすることを可能とするテスト信号を生成するた めのアルゴリズムについて記す。まず、式(2.21)、式(2.22)のようにして三角波を複数の 正弦波で表現する[20]。特定のコードの出現確率を上げるため、調節された係数𝐴𝑚を持つ 項𝑊𝑚(t)を任意に選択する。式(2.21)のNは任意の項数である。 (2.21) (2.22) 第1 項から項を順に足し合わせる場合を考える。図 2.16 に示すように、足し合わせる 項が増えると信号は三角波に近づくため、得られるヒストグラムはピーク値が下がり出現 確率の増加する山が増える。第1 項から順番に第 m 項まで足し合わせる限りにおいて、 2𝑏𝑖𝑡−1 𝑚 コード毎に山がm－1 個現れる。 図2.16 三角波に近似した項を増やした際の信号波形とヒストグラム(12bit ADC)
49 / 67 また、偶数項を入力する場合と奇数項を入力する場合でもヒストグラムの集中箇所は異 なる。偶数項のみを入力した場合では生成した波形において主に中央付近の傾きが穏やか になるためヒストグラムでは中央部のコードの出現確率が高くなる(図 2.17)。反対に奇数 項のみを入力した場合では生成した波形において主に中央付近の傾きが急峻になりヒスト グラムでは両端のコードの出現確率が高くなる(図 2.18)。 図2.17 偶数項を入力した際の信号波形とヒストグラム(12bit ADC) 図2.18 奇数項を入力した際の信号波形とヒストグラム(12bit ADC)
50 / 67 図2.19 は𝑊𝑚(𝑡)の偶数項と奇数項、そして係数𝐴𝑚を変更して入力信号とヒストグラム の変化を観察したものである。組み合わせのバリエーションは無数にあるが、これを適切 に選択し調節することでヒストグラムを集中させるポイントを調節することが出来る [20]。 図2.19 入力信号とヒストグラムの変化(12bit ADC) 次にテスト時間の短縮を見積もることを考える。各コードで少なくとも5 サンプル、中 心コードの近くで10 サンプル以上の条件で単一正弦波と提案手法の入力信号の両方のテ スト時間を比較する。図2.20 のシミュレーション結果は、単一正弦波の場合は 65,536 サ ンプル、提案手法では32,768 サンプル必要であることを示している。サンプル数が約 1/2 に低減されているためテスト時間も約1/2 に低減出来ると期待される[19]。 図2.20 単一正弦波と提案手法のサンプル数比較(12bit ADC)
51 / 67
第
4 章 非正弦波を用いた高効率ヒストグラム法による
DNL と INL の評価・検証
4-1 概要 第3 章で提案した正弦波ヒストグラム法を正弦波以外の周期関数に拡張した一般化式 と、第4 章で紹介した効率的テスト信号生成アルゴリズムを用いて効率良くヒストグラムを取得し、ADC の非線形性を表す DNL と INL を測定することを検証する。ADC の方式 の中でも回路規模と性能のバランスが良いことから幅広いアプリケーションで用いられる SAR 型 ADC を検証の対象とする。 4-2 非正弦波ヒストグラム法のシミュレーションによる検証 非正弦波の周期関数を入力しDNL と INL が正しく算出されるかシミュレーションを 行い評価する。シミュレーション条件を下記に示す。 ➢ シミュレーションソフト : MATLAB ➢ ADC 方式：SAR 型 ADC
➢ 分解能 : 6-bit , 64-level ➢ フルレンジ：0 − 8.0V ➢ 入力周期関数：𝑓(𝑡) = 𝐴(𝑊1+ 2.6 ∙ 𝑊2+ 1.8 ∙ 𝑊3+ 1.4 ∙ 𝑊6+ 1.2 ∙ 𝑊7) + 𝑉𝑂𝑆 A＝2.90V 𝑉𝑜𝑠=4.0V ただし、𝑊𝑚 : m＝1,2,… は式 2.22 参照 ➢ 1LSB = 0.125V
➢ ADC の非線形モデル(SAR 型 ADC) Dummy=LSB; Weight 1=LSB-0.01; Weight 2=2*LSB-0.01; Weight 4=4*LSB-0.01; Weight 8=8*LSB-0.01; Weight 16=16*LSB-0.01; Weight 32=32*LSB+0.05;
52 / 67
上記のシミュレーション条件と仮定した場合、ADC に入力する周期関数は図 2.21 のよ
うになる。非線形なADC の出力のヒストグラムを取得した結果が図 2.22 である。
図2.21 ADC に入力する周期関数
53 / 67
図2.22 のヒストグラムの結果を規格化し、確率密度関数に変換した結果が図 2.23 であ
る。この面積を積分することで図2.24 のような累積確率密度を得ることが出来る。
図2.23 ヒストグラムから得られる確率密度関数
54 / 67 累積確率密度より、DNL を求めた結果が図 2.25 である。図 2.25 の結果を DNL の理論 値と比較して誤差がどの程度認められるか観察した(図 2.26)。結果として、±0.002LSB 程度の誤差が認められたが量子化誤差に比べれば非常に小さな値でありDNL が有効に求 められることが確認出来た。 図2.25 ヒストグラムから算出した DNL 図2.26 DNL の理論値との比較
55 / 67 DNL と同様にして累積確率密度から INL を求めた結果が図 2.27 である。図 2.27 の結 果をINL の理論値と比較して誤差がどの程度認められるか観察した(図 2.27)。結果とし て、±0.0018LSB 程度の誤差が認められたが量子化誤差に比べれば非常に小さな値であり INL が有効に求められることが確認出来た。 図2.27 ヒストグラムから算出した INL 図2.28 INL の理論値との比較
56 / 67 以上のシミュレーション結果より、非正弦波の周期関数から有効にDNL と INL が導出 出来ることが確認出来た。周期関数を所望のコードでヒストグラムを集中させるように調 節することで無駄なサンプル数を削減し、テスト時間の短縮、テストコストの低減に寄与 出来ると考えられる。 文献[19]から引用した図 2.20 のシミュレーションではサンプル数が約 1/2 に低減されて いることが確認出来る。しかし非正弦波であるためDNL、INL が導出できなかった。非 正弦波でも数値的にDNL、INL を求めることが可能となった当アルゴリズムを用いるこ とでテスト時間も約1/2 に低減出来ると考えられる。
57 / 67
第
5 章 まとめと今後の課題
5-1 まとめ 本論文では効率的にヒストグラムを得ることができる周期関数を用いてADC の非線形 性の指標であるDNL と INL を測定するアルゴリズムを提案し、シミュレーションによっ て評価した。従来の正弦波では中央部のヒストグラムが不足することによってテスト時間 の長期化を引き起こしていたが、提案手法はヒストグラムを中央部に集中させることで無 駄な点数を取る必要を無くしテスト時間を短縮することが出来る。また、本論文のアルゴ リズムは従来の正弦波ヒストグラム法によるDNL や INL の導出法を一般化したため 1 周期に山が２つある周期関数であればいずれにも対応可能である。以下に各章の要点を記 す。 第1 章 序論 ➢ シリコン価格の下落に対しテストコストが増加している ➢ 従来のランプ波法はランプ波そのものの生成が難しく、正弦波法はテスト時 間の増加やアルゴリズムの複雑さが課題であった 第2 章 ADC の統計的テスト手法 ➢ ランプ波ヒストグラム法について説明した ➢ ランプ波ヒストグラムから DNL、INL の算出式を示した ➢ 正弦波ヒストグラム法について説明した ➢ 正弦波ヒストグラムから DNL、INL の算出式を示した ➢ 正弦波ヒストグラム法を拡張・一般化し、非正弦波周期関数に適用可能とし たDNL、INL の算出式を示した 第3 章 非正弦波による効率的テスト信号生成アルゴリズム ➢ 信号生成のためのアルゴリズムを紹介した ➢ 入力する信号に対するヒストグラムを示した ➢ 特定コードにヒストグラムを集中させることでヒストグラムサンプル数を削 減出来ることを示した58 / 67 第4 章 非正弦波を用いた高効率ヒストグラム法による DNL と INL の評価・検証 ➢ 非正弦波周期関数に適用可能とした DNL、INL の算出式の有効性について 示した ➢ 効率的にヒストグラムを得るための ADC のテスト信号の有効性について示 した 5-2 今後の課題 今後の課題を以下に示す。 ◆ どのような信号を入力すれば、どのような概形のヒストグラムを得られるか という定量的にヒストグラム制御をするための解析 ◆ 1 周期に𝑓′(𝑡) = 0(傾きが 0)となる点を 2 つ以上持つような周期関数𝑉 = 𝑓(𝑡) をテスト信号としてADC に入力することを仮定した場合の DNL、INL の導 出アルゴリズムの開発 ◆ マルチトーンを入力する際に発生すると考えられる相互変調歪を考慮したシ ミュレーションと、その解決策の提案 ◆ 他の方式との測定精度の定量的な比較
59 / 67
文献目録
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[3]G. S. Jovanovi´c, M. K. Stojˇcev : “Vernier’s Delay Line Time–to–Digital Converter”, Scientific Publications of the State University of Novi Pazar, Ser. A: Appl. Math Inform. and Mech (2009)
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[9] T. Chujo, D. Hirabayashi, K. Kentaroh, C. Li, Y. Kobayashi, J. Wang, K. Sato, H. Kobayashi, “Experimental Verification of Timing Measurement Circuit With Self-Calibration”, IEEE IMS3TW, Brazil (Sept. 2014).
60 / 67
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[12] Shotaro Sakurai, Seiya Takigami, Takashi Ida, Yuki Ozawa, Nobukazu Tsukiji, Yasunori Kobori,Haruo Kobayashi, Ryoji Shiota, “STUDY OF MULTISTAGE OSCILLOSCOPE TRIGGER CIRCUIT” ISPACS, Xiamen, China (Nov. 6-9, 2017). [13] M. Burns, G. W. Roberts,An Introduction to Mixed-Signal IC Test and
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Khouzam, H. Haggag, “Test Time Reduction of Successive Approximation Register A/D Converter By Selective Code Measurement”, IEEE International Test Conference (2005).
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[18] Franco Maloberti (2007) "Data Converter" Dordrecht, The Netherlands, Springer, P409-416
61 / 67
[19] Hsin-Wen Ting, Bin-Da Liu and Soon-Jyh Chang “A Histogram-Based Testing Method for Estimating A/D Converter Performance” IEEE Transactions on
instrumentation and measurement, Vol. 57, No. 2, February 2008
[20] S. Uemori,, Takahiro J. Yamaguchi, S. Ito, et al., “ADC Linearity Test Signal Generation Algorithm” IEEE Asia Pacific Conference on Circuits and Systems, Kuala Lumpur, Malaysia (Dec. 2010)
62 / 67
外部発表
国際学会発表（発表者に下線）
[1] Richen Jiang, Congbing Li, Mingcong Yang, Haruo Kobayashi, Yuki Ozawa, Nobukazu Tsukiji, et al.
"Successive Approximation Time-to-Digital Converter with Vernier-level Resolution", 21th IEEE International Mixed-Signal Testing Workshop, Catalunya, Spain (July 4-6, 2016)
[2] Yuki Ozawa, Congbing Li, Haruo Kobayashi, Nobukazu Tsukiji, Ryoji Shiota （Socionext Inc.) and Kazumi Hatayama
“Successive Approximation Time-to-Digital Converter with Full Digital Self-Calibration”
8th International Cpnference on Advanced Micro-Device Engineering, Kiryu City Performing Art Center (Dec. 9, 2016)
[3]Takashi Ida, Yuki Ozawa, Jiang Richen, Haruo Kobayashi and Ryoji Shiota （Socionext Inc.)
"Self-Calibration and Trigger Circuit for 2-Step SAR TDC"
8th International Cpnference on Advanced Micro-Device Engineering ,Kiryu City Performing Art Center, (Dec. 9, 2016)
[4] Kosuke Machida , Haruo Kobayashi ,Yuki Ozawa
"Time Digitizer Circuit Using Two Sine Waves with Different Period"
International Conference on Mechanical, Electrical and Medical Intelligent System 2017, Kiryu, Japan (Nov. 29, 30 & Dec. 1, 2017)
[5] Yuki Ozawa, Takashi Ida,Richen Jiang, Shotaro Sakurai, Seiya Takigami, Nobukazu Tsukiji, Ryoji Shiota（Socionext Inc.), Haruo Kobayashi,
“SAR TDC architecture with self-calibration employing trigger circuit” The 26th IEEE Asian Test Symposium, Taipei, Taiwan (Nov. 28, 2017)
63 / 67
[6] Yuki Ozawa, Takuya Arafune, Nobukazu Tsukiji, Haruo Kobayashi, Ryoji Shiota （Socionext Inc.),
“STUDY OF JITTER GENERATORS FOR HIGH-SPEED I/O INTERFACE JITTER TOLERANCE TESTING,”
IEEE International Symposium on Intelligent Signal Processing and Communication Systems, Xiamen, China (Nov. 6-9, 2017).
[7] Richen Jiang, Gopal Adhikari, Yifei Sun, Dan Yao, Rino Takahashi, Yuki Ozawa, Nobukazu Tsukiji, Haruo Kobayashi, Ryoji Shiota（Socionext Inc.)
“Gray-code Input DAC Architecture for Clean Signal Generation”,
IEEE International Symposium on Intelligent Signal Processing and Communication Systems, Xiamen, China (Nov. 6-9, 2017).
[8] Yuki Ozawa, Takashi Ida, Shotaro Sakurai, Richen Jiang, Rino Takahashi, Haruo Kobayashi, Ryoji Shiota,
”SAR TDC ARCHITECTURE FOR ONE-SHOT TIMING MEASUREMENT,”IEEE International Symposium on Intelligent Signal Processing and Communication Systems, Xiamen, China (Nov. 6-9, 2017).
[9] Takashi IDA, Yuki OZAWA, Jiang RICHEN, Shotaro SAKURAI, Seiya TAKIGAMI, Nobukazu TSUKIJI, Ryoji SHIOTA, Haruo KOBAYASHI,
“ARCHITECTURE OF HIGH PERFORMANCE SUCCESSIVE APPROXIMATION TIME DIGITIZER,” IEEE International Symposium on Intelligent Signal Processing and Communication Systems, Xiamen, China (Nov. 6-9, 2017).
[10] Shotaro Sakurai, Seiya Takigami, Takashi Ida, Yuki Ozawa, Nobukazu Tsukiji, Yasunori Kobori,Haruo Kobayashi, Ryoji Shiota（Socionext Inc.)
“STUDY OF MULTISTAGE OSCILLOSCOPE TRIGGER CIRCUIT” IEEE International Symposium on Intelligent Signal Processing and Communication Systems ,Xiamen, China (Nov. 6-9, 2017)
64 / 67
[11] Zhang Pengfei, Kosuke Machida, Yuto Sasaki, Yuki Ozawa, Kuwana Anna and Haruo Kobayashi
"Integration-Type Time-to-Digital Converter Using Vernier Oscillators"
5th International Symposium of Gunma University Medical Innovation and 9th International Conference on Advanced Micro-Device Engineering, Kiryu City Performing Art Center (Dec. 6, 2018)
[12] Yujie Zhao, Yuto Sasaki, Yuki Ozawa, Riho Aoki, Anna Kuwana and Haruo Kobayashi
"ADC Histogram Test for Specific Codes"
5th International Symposium of Gunma University Medical Innovation and 9th International Conference on Advanced Micro-Device Engineering, Kiryu City Performing Art Center (Dec. 6, 2018)
[13] Kosuke Machida, Yuki Ozawa, Yudai Abe, Haruo Kobayashi
"Time-to-Digital Converter Architectures Using Two Oscillators With Different Frequencies",
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国内学会・研究会発表（発表者に下線）
[14] 小澤祐喜，姜日晨，小林春夫，築地伸和，塩田良治（Socionext Inc.)，畠山一実 「逐次比較時間デジタイザ回路の線形性自己校正技術」 第75 回 FTC 研究会, 伊香保、群馬 2016 年 7 月 15 日 [15] 井田貴士、小澤祐喜、姜日晨、小林春夫、塩田良治（Socionext Inc.) 「2 ステップ逐次比較時間デジタイザの自己校正法とトリガ回路の検討」 電子情報通信学会 回路とシステム研究会、日立製作所中央研究所 2016 年 10 月 27 日 2016 年度 電子情報通信学会 『回路とシステム研究会学生優秀賞』受賞論文 [16] 小澤祐喜、小林春夫 「逐次比較型時間デジタイザ回路の統計的手法による線形性自己校正技術の検討」 第64 回システム LSI 合同ゼミ、東工大 2016 年 10 月 29 日 [17] 小澤祐喜, 小林春夫, 築地伸和, 塩田良治（Socionext Inc.) 「逐次比較型時間デジタイザ回路の統計的手法による線形性自己校正技術の検討」 第 7 回 電気学会東京支部栃木・群馬支所 合同研究発表会 2017 年 3 月 3 日 [18] 櫻井翔太郎, 滝上征弥, 井田貴士, 小澤祐喜, 小林春夫, 塩田良治（Socionext Inc.) 「多段構成オシロスコープ・トリガ回路の検討」 第 7 回 電気学会東京支部栃木・群馬支所 合同研究発表会 2017 年 3 月 3 日 [19] 井田貴士, 小澤祐喜, 姜 日晨, 小林春夫, 塩田良治（Socionext Inc.) 「逐次比較時間デジタイザの高性能化の検討」 第 7 回 電気学会東京支部栃木・群馬支所 合同研究発表会 2017 年 3 月 3 日 [20] 小澤祐喜、小林春夫、塩田良治（Socionext Inc.) “高速入出力インターフェース回路試験用デジタル制御ジッタ生成回路の検討” 電子情報通信学会 回路とシステム研究会、機械振興会館, 東京 2017 年 1 月 26 日66 / 67 [21] 井田貴士，小澤祐喜，櫻井翔太郎，姜日晨，築地伸和，塩田良治（Socionext Inc.)， 小林春夫 「逐次比較近似時間デジタイザを用いたタイミング試験回路の検討」 LSI とシステムのワークショップ 2017, ポスターセッション、東京 2017 年 5 月 16 日 [22]佐々木優斗, 小澤祐喜, 小林春夫 「トリガ回路を用いた積分型時間デジタイザ回路」 電子情報通信学会 第 47 回 集積回路技術リテラシー研究会, 東工大 (2017 年 10 月 2 日)
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