第四章 シミュレーション解析
4.2 p チャネル MOSFET
-5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
-15 -10 -5 0
id(M1) (uA)
id(M1) id(M1) id(M1)
図4.1（a） 素子AのVG−ID特性
Lgate=0.7[µm]、 Lgate=1.5[µm]、 Lgate=2.0[µm]
-5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
-20 -15 -10 -5 0
id(M1) (uA)
id(M1) id(M1) id(M1)
図4.1（b） 素子BのVG−ID特性
Lgate=0.6[µm]、 Lgate=0.8[µm]、 Lgate=1.0[µm]
図4.1のシミュレーション結果と、3.2.2の測定結果を比較すると、シミュレ ーションではしきい値電圧のチャネル長依存性はほとんど見られない。したが って表4.1 のトランジスタモデルパラメータの値では短チャネル効果は期待で きない。そこで、以下のpチャネルMOSFETのシミュレーション解析では、
パラメータ「VTH0」にはチャネル長ごとに 3.2.2 で測定したしきい値電圧を用 いる。
4.2.2 ドレイン電流特性
T-Spiceを用いて p チャネル MOSFET のドレイン電流特性を解析した。例
としてLgateが0.7µmの場合のネットリストをリスト4.2に示し、シミュレーシ ョン結果を図4.2（a）〜（f）に示す。これらの図では、横軸がドレイン電圧VD[V]、 縦軸がドレイン電流ID[A]である。
リスト4.2 素子A（Lgate=0.7µm）VD−ID特性のネットリスト
* Main circuit: Module0
M1 Drain Gate Gnd Gnd PMOS L=0.6u W=4u AD=66p PD=24u AS=66p PS=24u
v2 Drain Gnd -10.0 v3 Gate Gnd -5.0
* End of main circuit: Module0
.dc lin source v2 0 -8 -0.01 sweep lin source v3 0 -5 -1 .print dc id(M1)
-8 -7 -6 -5 -4 -3 -2 -1 0 v2 (V)
-700 -600 -500 -400 -300 -200 -100 0
id(M1) (uA)
id(M1)
図4.2（a） 素子A（Lgate=0.7µm）のVD−ID特性
-8 -7 -6 -5 -4 -3 -2 -1 0
v2 (V) -250
-200 -150 -100 -50 0
id(M1) (uA)
id(M1)
図4.2（b） 素子A（Lgate=1.5µm）のVD−ID特性 VG=0[V] VG=-1[V]
VG=0[V] VG=-1[V]
VG=-5[V]
VG=-3[V]
VG=-2[V]
VG=-5[V]
VG=-4[V]
VG=-3[V]
VG=-2[V]
VG=-4[V]
-8 -7 -6 -5 -4 -3 -2 -1 0 v2 (V)
-200 -150 -100 -50 -0
id(M1) (uA)
id(M1)
図4.2（c） 素子A（Lgate=2.0µm）のVD−ID特性
-8 -7 -6 -5 -4 -3 -2 -1 0
v2 (V) -1.2
-1.1 -1.0 -0.9 -0.8 -0.7 -0.6 -0.5 -0.4 -0.3 -0.2 -0.1 0.0
id(M1) (mA)
id(M1)
図4.2（d） 素子B（Lgate=0.6µm）のVD−ID特性 VG=-1[V]
VG=0[V]
VG=0[V] VG=-1[V]
VG=-5[V]
VG=-4[V]
VG=-3[V]
VG=-5[V]
VG=-4[V]
VG=-3[V]
VG=-2[V]
VG=-2[V]
-8 -7 -6 -5 -4 -3 -2 -1 0 v2 (V)
-700 -600 -500 -400 -300 -200 -100 0
id(M1) (uA)
id(M1)
図4.2（e） 素子B（Lgate=0.8µm）のVD−ID特性
-8 -7 -6 -5 -4 -3 -2 -1 0
v2 (V) -500
-450 -400 -350 -300 -250 -200 -150 -100 -50 0
id(M1) (uA)
id(M1)
図4.2（f） 素子B（Lgate=1.0µm）のVD−ID特性 VG=0[V] VG=-1[V]
VG=-2[V]
VG=-3[V]
VG=-4[V]
VG=-5[V]
VG=0[V] VG=-1[V]
VG=-2[V]
VG=-3[V]
VG=-4[V]
VG=-5[V]
3.2.1の測定結果と図4.2のシミュレーション結果を比較すると、素子Aで は、曲線の形状はほぼ等しいが、電流値はシミュレーションの方が少し小さめ になっている。素子Bでは、曲線の形状、電流値ともにほぼ一致した。シミュ レーションの結果と測定結果の一致はかなり良い。
4.2.3 基板バイアス効果
T-Spiceを用いて p チャネル MOSFET の基板バイアス効果を解析した。例
としてLgateが0.7µmの場合のネットリストをリスト4.3に示し、シミュレーシ ョン結果を図4.3（a）〜（f）に示す。これらの図では、横軸がゲート電圧VG[V]、 縦軸がドレイン電流ID[A]である。
リスト4.3 素子A（Lgate=0.7µm）基板バイアス効果のネットリスト
* Main circuit: Module0
M1 Drain Gate Gnd N2 PMOS L=0.6u W=4u AD=66p PD=24u AS=66p PS=24u
v2 Drain Gnd -0.05 v3 Gate Gnd -5.0 v4 N2 Gnd 5.0
* End of main circuit: Module0
.dc lin source v3 0 -5 -0.01 sweep lin source v4 0 5 1 .print dc id(M1)
-5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
-15 -10 -5 0
id(M1) (uA)
id(M1)
図4.3（a） 素子A（Lgate=0.7µm）の基板バイアス効果
-5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
-7 -6 -5 -4 -3 -2 -1 -0
id(M1) (uA)
id(M1)
図4.3（b） 素子A（Lgate=1.5µm）の基板バイアス効果 VSUB=5[V]
VSUB=5[V]
4
3
2
1
0
0 1
2 3
4
-5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
-5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0
id(M1) (uA)
id(M1)
図4.3（c） 素子A（Lgate=2.0µm）の基板バイアス効果
-5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
-20 -15 -10 -5 0
id(M1) (uA)
id(M1)
図4.3（d） 素子B（Lgate=0.6µm）の基板バイアス効果 VSUB=5[V] 3
4 2 1
0 VSUB=5[V]
4 3
2 1
0
-5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
-15 -10 -5 0
id(M1) (uA)
id(M1)
図4.3（e） 素子B（Lgate=0.8µm）の基板バイアス効果
-5.0 -4.5 -4.0 -3.5 -3.0 -2.5 -2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
-12 -11 -10 -9 -8 -7 -6 -5 -4 -3 -2 -1 0
id(M1) (uA)
id(M1)
図4.3（f） 素子B（Lgate=1.0µm）の基板バイアス効果 VSUB=5[V] 1
0 2 3
4 VSUB=5[V]
0
3
2
1 4
3.2.3の測定結果と図4.3のシミュレーション結果を比較すると、ドレイン電 流特性と同じように、素子Aでは、曲線の形状はほぼ等しいが、電流値はシミ ュレーションの方が少し小さめになっている。素子Bでは、曲線の形状、電流 値ともにほぼ一致した。シミュレーション結果と測定結果の一致はかなり良い。
4.2.4 サブスレッショルド特性
T-Spiceを用いて p チャネル MOSFET のサブスレッショルド特性を解析し
た。例としてLgateが0.7µmの場合のネットリストをリスト4.4に示し、シミュ レーション結果を図 4.4（a）〜（f）に示す。これらの図では、横軸がゲート 電圧VG[V]、縦軸がドレイン電流−ID[A]の対数表示である。尚、T-Spice では 1E-15よりも小さい値はシミュレーションできなかった。
リスト4.4 素子A（Lgate=0.7µm）サブスレッショルド特性のネットリスト
* Main circuit: Module0
M1 Drain Gate Gnd Gnd PMOS L=0.6u W=4u AD=66p PD=24u AS=66p PS=24u
v2 Drain Gnd -5.0 v3 Gate Gnd -5.0
* End of main circuit: Module0
.dc lin source v3 -2 0 0.01 sweep lin source v2 -2 -4 -1 .print dc -id='abs(id(M1))'
-2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
1f 100p 10u
-id (A)
-id
図4.4（a） 素子A（Lgate=0.7µm）のサブスレッショルド特性
-2.0 -1.5 -1.0 -0.5 0.0
v3 (V) 1f
100p 10u
-id (A)
-id
図4.4（b） 素子A（Lgate=1.5µm）のサブスレッショルド特性 VD=-2[V]
VD=-2[V] -4
-4 -3
-3
-2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
1f 10f 100f 1p 10p 100p 1n 10n 100n 1u 10u
-id (A)
-id
図4.4（c） 素子A（Lgate=2.0µm）のサブスレッショルド特性
-2.0 -1.5 -1.0 -0.5 0.0 0.5 1.0
v3 (V) 1f
100p 10u
-id (A)
-id
図4.4（d） 素子B（Lgate=0.6µm）のサブスレッショルド特性 VD=-2[V]
VD=-2[V]
-4
-4 -3
-3
-2.0 -1.5 -1.0 -0.5 0.0 v3 (V)
1f 100p 10u
-id (A)
-id
図4.4（e） 素子B（Lgate=0.8µm）のサブスレッショルド特性
-2.0 -1.5 -1.0 -0.5 0.0
v3 (V) 1f
100p 10u
-id (A)
-id
図4.4（f） 素子B（Lgate=1.0µm）のサブスレッショルド特性 VD=-2[V] -4
-3
VD=-2[V] -4 -3
図4.4のシミュレーション結果をもとにサブスレッショルド係数S（１桁の ドレイン電流の変化に必要なゲート電圧）のチャネル長依存性を図4.5に示す。
この図では、横軸がチャネル長Lgate[µm]、縦軸がサブスレッショルド係数S [mA]である。
0 20 40 60 80 100 120 140
0.5 1.0 1.5 2.0
Lgate[μm]
S[mV]
Vd=-2[V] Vd=-3[V] Vd=-4[V]
図4.5 シミュレーションによるSのチャネル長依存性
図4.5 より、シミュレーションではチャネル長を変えてもほとんどサブスレ ッショルド係数Sの変化は見られない。3.2.6 の測定結果図 3.11（Lgateが 1〜 2µmではS ≈100）とシミュレーション結果を比較すると、Lgateが1〜2µmでは サブスレッショルド係数Sがほぼ一致する。シミュレーションでは、測定で見 られた短チャネル化によるドレイン電流の大きな増加が見られなかった。また、
ドレイン電圧が正の場合に発生したトンネル現象もシミュレーションでは見ら れなかった。