第四章 シミュレーション解析
4.3 n チャネル LDD MOSFET
図4.4のシミュレーション結果をもとにサブスレッショルド係数S（１桁の ドレイン電流の変化に必要なゲート電圧）のチャネル長依存性を図4.5に示す。
この図では、横軸がチャネル長Lgate[µm]、縦軸がサブスレッショルド係数S [mA]である。
0 20 40 60 80 100 120 140
0.5 1.0 1.5 2.0
Lgate[μm]
S[mV]
Vd=-2[V] Vd=-3[V] Vd=-4[V]
図4.5 シミュレーションによるSのチャネル長依存性
図4.5 より、シミュレーションではチャネル長を変えてもほとんどサブスレ ッショルド係数Sの変化は見られない。3.2.6 の測定結果図 3.11（Lgateが 1〜 2µmではS ≈100）とシミュレーション結果を比較すると、Lgateが1〜2µmでは サブスレッショルド係数Sがほぼ一致する。シミュレーションでは、測定で見 られた短チャネル化によるドレイン電流の大きな増加が見られなかった。また、
ドレイン電圧が正の場合に発生したトンネル現象もシミュレーションでは見ら れなかった。
4.3.1 短チャネル効果
T-Spiceを用いてnチャネルLDD MOSFETのしきい値電圧を解析した。例 としてLgateが 0.12µmの場合のネットリストをリスト 4.5 に示し、シミュレー ション結果を図 4.6 に示す。これらの図では、横軸がゲート電圧VG[V]、縦軸 がドレイン電流ID[A]である。
リスト4.5 素子C（Lgate=0.12µm）VG−ID特性のネットリスト
* Main circuit: Module0
M1 N9 Gate N3 Gnd NMOS L=0.12u W=10u AD=66p PD=24u AS=66p PS=24u
R2 N3 Gnd 50 TC=0.0, 0.0 R3 Drain N9 50 TC=0.0, 0.0 v4 Drain Gnd 0.05
v5 Gate Gnd 5.0
* End of main circuit: Module0 .dc lin source v5 0 5 0.01 .print dc id(M1)
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 v5 (V)
0 50 100 150 200
id(M1) (uA)
id(M1) id(M1) id(M1) id(M1) id(M1)
図4.6 素子CのVG−ID特性
Lgate=0.12[µm]、 Lgate=0.2[µm]
Lgate=0.3[µm]、 Lgate=0.4[µm]、 Lgate=0.5[µm] 図4.6のシミュレーション結果と、3.3.2の測定結果を比較すると、シミュレ ーションではしきい値電圧のチャネル長依存性はほとんど見られない。したが って表4.1 のトランジスタモデルパラメータの値では短チャネル効果は期待で きない。以下のn チャネル LDD MOSFET のシミュレーション解析では、パ ラメータ「VTH0」にはチャネル長ごとに 3.3.2 で測定したしきい値電圧を用い る。
4.3.2 ドレイン電流特性
T-Spiceを用いてnチャネルLDD MOSFETのドレイン電流特性を解析した。
LDD構造の解析を行うためにソース、ドレインの外側に50Ωの抵抗を配置し た。ここでは抵抗を配置した場合としない場合の比較を行った。例としてLgateが 0.12µmの場合の抵抗を配置した場合のネットリストをリスト 4.6（a）に、抵 抗を配置しない場合のネットリストをリスト4.6（b）に示す。シミュレーショ ン結果を図4.7（a）〜（j）に示す。これらの図では、横軸がドレイン電圧VD[V]、 縦軸がドレイン電流ID[A]である。
リスト4.6（a） 素子C（Lgate=0.12µm）抵抗有りVD−ID特性のネットリスト
* Main circuit: Module0
M1 N2 Gate N6 Gnd NMOS L=0.12u W=10u AD=66p PD=24u AS=66p PS=24u
R2 N6 Gnd 50 TC=0.0, 0.0 R3 Drain N2 50 TC=0.0, 0.0 v4 Drain Gnd 5.0
v5 Gate Gnd 5.0
* End of main circuit: Module0
.dc lin source v4 0 4 0.01 sweep lin source v5 0 5 1 "
.print dc id(M1)
リスト4.6（b） 素子A（Lgate=0.12µm）抵抗無しVD−ID特性のネットリスト
* Main circuit: Module0
M1 Drain Gate Gnd Gnd NMOS L=0.12u W=10u AD=66p PD=24u AS=66p PS=24u
v2 Drain Gnd 5.0 v3 Gate Gnd 5.0
* End of main circuit: Module0
.dc lin source v2 0 4 0.01 sweep lin source v3 0 5 1 .print dc id(M1)
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 v4 (V)
0 1 2 3 4 5 6 7 8 9 10 11
id(M1) (mA)
id(M1)
図4.7（a） 素子C（Lgate=0.12µm）抵抗有りのVD−ID特性
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
v2 (V) 0
5 10
id(M1) (mA)
id(M1)
図4.7（b） 素子C（Lgate=0.12µm）抵抗無しのVD−ID特性 VG=5[V]
VG=5[V]
VG=4[V]
VG=4[V]
VG=3[V]
VG=3[V]
VG=1[V]
VG=2[V]
VG=0[V]
VG=2[V]
VG=1[V]
VG=0[V]
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 v4 (V)
0 1 2 3 4 5 6 7 8 9
id(M1) (mA)
id(M1)
図4.7（c） 素子C（Lgate=0.2µm）抵抗有りのVD−ID特性
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
v2 (V) 0
1 2 3 4 5 6 7 8 9 10 11
id(M1) (mA)
id(M1)
図4.7（d） 素子C（Lgate=0.2µm）抵抗無しのVD−ID特性 VG=5[V]
VG=5[V]
VG=4[V]
VG=4[V]
VG=3[V]
VG=3[V]
VG=2[V]
VG=1[V]
VG=0[V]
VG=2[V]
VG=1[V]
VG=0[V]
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 v4 (V)
0 1 2 3 4 5 6 7 8
id(M1) (mA)
id(M1)
図4.7（e） 素子C（Lgate=0.3µm）抵抗有りのVD−ID特性
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
v2 (V) 0
1 2 3 4 5 6 7 8 9
id(M1) (mA)
id(M1)
図4.7（f） 素子C（Lgate=0.3µm）抵抗無しのVD−ID特性 VG=5[V]
VG=4[V]
VG=3[V]
VG=2[V]
VG=1[V]
VG=0[V]
VG=5[V]
VG=4[V]
VG=3[V]
VG=2[V]
VG=1[V]
VG=0[V]
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 v4 (V)
0 1 2 3 4 5 6 7
id(M1) (mA)
id(M1)
図4.7（g） 素子C（Lgate=0.4µm）抵抗有りのVD−ID特性
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
v2 (V) 0
1 2 3 4 5 6 7 8
id(M1) (mA)
id(M1)
図4.7（h） 素子C（Lgate=0.4µm）抵抗無しのVD−ID特性 VG=5[V]
VG=4[V]
VG=4[V]
VG=5[V]
VG=3[V]
VG=2[V]
VG=1[V]
VG=0[V]
VG=3[V]
VG=2[V]
VG=1[V]
VG=0[V]
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 v4 (V)
0 1 2 3 4 5 6 7
id(M1) (mA)
id(M1)
図4.7（i） 素子C（Lgate=0.5µm）抵抗有りのVD−ID特性
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
v2 (V) 0
1 2 3 4 5 6 7 8
id(M1) (mA)
id(M1)
図4.7（j） 素子C（Lgate=0.5µm）抵抗無しのVD−ID特性 VG=5[V]
VG=5[V]
VG=4[V]
VG=4[V]
VG=3[V]
VG=3[V]
VG=2[V]
VG=1[V]
VG=0[V]
VG=2[V]
VG=1[V]
VG=0[V]
図4.7 のシミュレーション結果よりトランジスタのソース、ドレインの外側 に50Ωの抵抗を配置すると、配置しない場合よりドレイン電流は小さくなり、
飽和領域が狭くなる特性が確認できる。これらと 3.3.1 の測定結果を比較する と抵抗を配置しないほうが測定結果と一致する。したがってシミュレーション では、ドレイン電流特性で LDD 構造の抵抗が顕著な働きをすることは確認で きなかった。
4.3.3 基板バイアス効果
T-Spiceを用いてnチャネルLDD MOSFET の基板バイス効果を解析した。
例としてLgateが 0.12µmの場合のネットリストをリスト 4.7 に示す。シミュレ ーション結果を図 4.8（a）〜（e）に示す。これらの図では、横軸がゲート電 圧VG[V]、縦軸がドレイン電流ID[A]である。
リスト4.7（a） 素子C（Lgate=0.12µm）基板バイス効果のネットリスト
* Main circuit: Module0
M1 N9 Gate N3 N1 NMOS L=0.12u W=10u AD=66p PD=24u AS=66p PS=24u
R2 N3 Gnd 50 TC=0.0, 0.0 R3 Drain N9 50 TC=0.0, 0.0 v4 Drain Gnd 0.05
v5 Gate Gnd 5.0 v6 N1 Gnd -5.0
* End of main circuit: Module0
.dc lin source v5 0 4 0.01 sweep lin source v6 0 -5 -1 .print dc id(M1)
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 v5 (V)
0 50 100 150 200
id(M1) (uA)
id(M1)
図4.8（a） 素子C（Lgate=0.12µm）の基板バイアス効果
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
v5 (V) 0
50 100 150 200
id(M1) (uA)
id(M1)
図4.8（b） 素子C（Lgate=0.2µm）の基板バイアス効果 VSUB=0[V]
VSUB=0[V]
-1 -2
-3 -4
-5
-1 -2
-3 -4
-5
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 v5 (V)
0 50 100 150
id(M1) (uA)
id(M1)
図4.8（c） 素子C（Lgate=0.3µm）の基板バイアス効果
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
v5 (V) 0
50 100 150
id(M1) (uA)
id(M1)
図4.8（d） 素子C（Lgate=0.4µm）の基板バイアス効果 VSUB=0[V]
VSUB=0[V]
-1 -2
-3 -4
-5
-1
-2
-3
-4
-5
0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 v5 (V)
0 50 100 150
id(M1) (uA)
id(M1)
図4.8（e） 素子C（Lgate=0.5µm）の基板バイアス効果
図4.8 のシミュレーション結果では、チャネル長が短くなるとVG−ID特性の 形状が異常なため、基板バイアス効果は期待できない。基板バイアス効果が確 認できるLgateが0.3、0.4、0.5µmの場合は、3.3.3の測定結果と比較すると、グ ラフの形状、電流値ともにほぼ一致した。
4.3.4 サブスレッショルド特性
T-Spiceを用いてnチャネルLDD MOSFETのサブスレッショルド特性を解 析した。例としてLgateが 0.12µmの場合のネットリストをリスト 4.8 に示し、
シミュレーション結果を図 4.9（a）〜（f）に示す。これらの図では、横軸が ゲート電圧VG[V]、縦軸がドレイン電流ID[A]の対数表示である。尚、T-Spice では1E-15よりも小さい値はシミュレーションできなかった。
VSUB=0[V]
-1
-2
-3
-4
-5
リスト4.8 素子C（Lgate=0.12µm）サブスレッショルド特性のネットリスト
* Main circuit: Module0
M1 N9 Gate N3 Gnd NMOS L=0.12u W=10u AD=66p PD=24u AS=66p PS=24u
R2 N3 Gnd 50 TC=0.0, 0.0 R3 Drain N9 50 TC=0.0, 0.0 v4 Drain Gnd 5.0
v5 Gate Gnd 5.0
* End of main circuit: Module0
.dc lin source v5 -1 1.5 0.01 sweep lin source v4 1 3 1 .print dc id(M1)
-1.0 -0.5 0.0 0.5 1.0 1.5
v5 (V) 1f
100p 10u
id(M1) (A)
id(M1)
図4.9（a） 素子C（Lgate=0.12µm）のサブスレッショルド特性 VD=3[V] 2 1
-1.0 -0.5 0.0 0.5 1.0 1.5 v5 (V)
1f 100p 10u
id(M1) (A)
id(M1)
図4.9（b） 素子C（Lgate=0.2µm）のサブスレッショルド特性
-1.0 -0.5 0.0 0.5 1.0 1.5
v5 (V) 1f
100p 10u
id(M1) (A)
id(M1)
図4.9（c） 素子C（Lgate=0.3µm）のサブスレッショルド特性 VD=3[V]
1 2
1 2
VD=3[V]
-1.0 -0.5 0.0 0.5 1.0 1.5 v5 (V)
1f 100p 10u
id(M1) (A)
id(M1)
図4.9（d） 素子C（Lgate=0.4µm）のサブスレッショルド特性
-1.0 -0.5 0.0 0.5 1.0 1.5
v5 (V) 1f
100p 10u
id(M1) (A)
id(M1)
図4.9（e） 素子C（Lgate=0.5µm）のサブスレッショルド特性 VD=3[V]
VD=3[V]
1 1
2 2
図4.9のシミュレーション結果をもとにサブスレッショルド係数S（１桁の ドレイン電流の変化に必要なゲート電圧）のチャネル長依存性を図4.10に示す。
この図では、横軸がチャネル長Lgate[µm]、縦軸がサブスレッショルド係数S [mA]である。
0 20 40 60 80 100
0 0.1 0.2 0.3 0.4 0.5 0.6
Lgate[μm]
S[mV]
Vd=1[V] Vd=2[V] Vd=3[V]
図4.10 シミュレーションによるSのチャネル長依存性
図4.10より、シミュレーションではチャネル長を変えてもほとんどサブスレ ッショルド係数Sの変化は見られない。3.3.6 の測定結果（図 3.23）とシミュ レーション結果を比較すると、サブスレッショルド係数Sのグラフの形状と値 はほぼ一致する。ただし、測定で見られたドレイン電圧を大きくするとサブス レッショルド係数Sが大きくなる減少はシミュレーションでは見られなかった。
また、ドレイン電圧が負の場合に発生したトンネル現象もシミュレーションで は見られなかった。
第五章 まとめ
本研究を通して得られてことを以下にまとめる。
１． トランジスタ特性の測定とシミュレーション解析を通して、p チャネル
MOSFET、nチャネルMOSFETの短チャネル効果とサブスレッショルド
特性を理解することができた。
２． しきい値電圧の測定結果とPoon & Yauモデルとの比較を行い、Poon &
Yauモデルは一般的に短チャネル効果を小さく見積もっていることがわか った。
３． LDD構造MOSFETのチャネル両端に存在する内部抵抗を測定する方法
を明確にし、この内部抵抗を分離したMOSFET のキャリア移動度を測定 することができた。
４． BSIM3、Level 49のMOSFETパラメータを用いてトランジスタ特性を シミュレーションした結果、ドレイン電流特性、サブスレッショルド係数S は実測とかなり良い一致が得られることがわかった。
短チャネルMOSFET には数多くの複雑な物理現象が生じている。本研究で 取り扱った現象はほんの一部分であるが、MOSFET の基本動作を理解する上 では有益であった。