n チャネル LDD MOSFET

3.3.1  ドレイン電流特性

nチャネルLDD MOSFETの特性を全体的に把握するために、ドレイン電圧

VDを変化させたときのドレイン電流特性を測定した。測定した素子はチャネル 幅_Wが10µm、酸化膜厚TOXが6nmである。ゲート電圧VGは0〜5Vの間を1V ステップに変化させた。測定結果を図3.14（a）〜（e）に示す。これらの図で は、横軸がドレイン電圧VD[V]、縦軸がドレイン電流ID[A]である。

0.0E+00 2.0E-03 4.0E-03 6.0E-03 8.0E-03 1.0E-02 1.2E-02 1.4E-02 1.6E-02

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vd[V]

Id[A]

Vg=0[V] Vg=1[V] Vg=2[V]

Vg=3[V] Vg=4[V] Vg=5[V]

図3.14（a）  素子C（Lgate=0.12µm)のVD−ID特性

0.0E+00 2.0E-03 4.0E-03 6.0E-03 8.0E-03 1.0E-02 1.2E-02

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vd[V]

Id[A]

Vg=0[V] Vg=1[V] Vg=2[V]

Vg=3[V] Vg=4[V] Vg=5[V]

図3.14（b）  素子C（Lgate=0.2µm)のVD−ID特性

0.0E+00 2.0E-03 4.0E-03 6.0E-03 8.0E-03 1.0E-02

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vd[V]

Id[A]

Vg=0[V] Vg=1[V] Vg=2[V]

Vg=3[V] Vg=4[V] Vg=5[V]

図3.14（c）  素子C（Lgate=0.3µm)のVD−ID特性

0.0E+00 2.0E-03 4.0E-03 6.0E-03 8.0E-03 1.0E-02

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vd[V]

Id[A]

Vg=0[V] Vg=1[V] Vg=2[V]

Vg=3[V] Vg=4[V] Vg=5[V]

図3.14（d）  素子C（Lgate=0.4µm)のVD−ID特性

0.0E+00 2.0E-03 4.0E-03 6.0E-03 8.0E-03

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vd[V]

Id[A]

Vg=0[V] Vg=1[V] Vg=2[V]

Vg=3[V] Vg=4[V] Vg=5[V]

図3.14（e）  素子C（Lgate=0.5µm)のVD−ID特性

図3.14の測定結果より、VD−ID特性は正常な形状を示している。また、チャ ネル長が大きくなるとドレイン電流減少している。したがって試料のnチャネ

ルLDD MOSFETは正常に動作していることが確認できる。

3.3.2  しきい値電圧

3.2.2で示した測定方法においてnチャネルLDD MOSFETのしきい値電圧

VThを測定した。ドレイン電圧VDを 50mV とし、基板電圧VSUBは 0〜-5V の間 を-1Vステップに変化させた。測定結果を表3.5に示す。また、チャネル長依 存性を図 3.15 に示す。この図では、横軸がチャネル長Lgate[µm]、縦軸がしき い値電圧VTh[V]である。

表3.5  素子Cのしきい値電圧VTh[V]

VSUB[V]

Lgate[µm] 0 -1 -2 -3 -4 -5 0.12 0.77 0.86 0.99 1.08 1.16   1.22

0.2 ^{0.66 0.89 1.07 1.21 1.32   1.42}

0.3 0.68 0.97 1.19 1.38 1.53   1.67

0.4 ^{0.65 0.95 1.19 1.38 1.56   1.71}

0.5 0.64 0.94 1.18 1.38 1.56   1.72

0.0 0.4 0.8 1.2 1.6 2.0

0.0 0.1 0.2 0.3 0.4 0.5 0.6

Lgate[μm]

Vth[V]

Vsub=0[V] Vsub=-1[V] Vsub=-2[V]

Vsub=-3[V] Vsub=-4[V] Vsub=-5[V]

図3.15  素子Cのしきい値電圧チャネル長依存性

  図3.15の測定結果より、基板電圧が0Vの場合短チャネル化によるしきい値 電圧の変化は確認できない。これは LDD 構造の浅い低濃度拡散層が短チャネ ル効果を抑制していると推測される。しかし基板電圧を印加していくと短チャ ネル効果が現れてくる。基板半導体に逆方向電圧を印加することにより浅い拡 散層の空乏層が拡がり、短チャネル効果が発生したためと推測される。また基 板電圧を大きくしていくとしきい値電圧は負の方向にシフトする基板バイア効 果が確認できる。

3.3.3  基板バイアス効果

nチャネルLDD MOSFETの基板バイアス効果を測定した。ドレイン電圧VD

を 50mV で一定にし、ゲート電圧VGを変化させたときのドレイン電流特性を 測定した。基板電圧VSUBは 0〜-5V の間を-1V ステップに変化させた。測定結 果を図3.16（a）〜（e）に示す。これらの図では、横軸がゲート電圧VG[V]、 縦軸がドレイン電流ID[A]である。

0.0E+00 1.0E-04 2.0E-04 3.0E-04 4.0E-04

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vg[V]

Id[V]

Vsub=0[V] Vsub=-1[V] Vsub=-2[V]

Vsub=-3[V] Vsub=-4[V] Vsub=-5[V]

図3.16（a）  素子C（Lgate=0.12µm）の基板バイアス効果

0.0E+00 1.0E-04 2.0E-04 3.0E-04 4.0E-04

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vg[V]

Id[V]

Vsub=0[V] Vsub=-1[V] Vsub=-2[V]

Vsub=-3[V] Vsub=-4[V] Vsub=-5[V]

図3.16（b）  素子C（Lgate=0.2µm）の基板バイアス効果

0.0E+00 1.0E-04 2.0E-04 3.0E-04 4.0E-04

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vg[V]

Id[V]

Vsub=0[V] Vsub=-1[V] Vsub=-2[V]

Vsub=-3[V] Vsub=-4[V] Vsub=-5[V]

図3.16（c）  素子C（Lgate=0.3µm）の基板バイアス効果

0.0E+00 1.0E-04 2.0E-04 3.0E-04

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vg[V]

Id[V]

Vsub=0[V] Vsub=-1[V] Vsub=-2[V]

Vsub=-3[V] Vsub=-4[V] Vsub=-5[V]

図3.16（d）  素子C（Lgate=0.4µm）の基板バイアス効果

0.0E+00 5.0E-05 1.0E-04 1.5E-04 2.0E-04

0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0

Vg[V]

Id[V]

Vsub=0[V] Vsub=-1[V] Vsub=-2[V]

Vsub=-3[V] Vsub=-4[V] Vsub=-5[V]

図3.16（e）  素子C（Lgate=0.5µm）の基板バイアス効果

  図3.16の測定結果より、基板電圧を負の方向に大きくしていくとしきい値電 圧が正の方向にシフトする基板バイアス効果が確認できる。また、基板電圧を 負の方向に大きくしていくとドレイン電流は減少していることが確認できる。

3.3.4  LDD構造による内部抵抗

これまでに測定したデータをもとにnチャネルLDDMOSFETのL^gate−1 β特 性を描いた。ゲート電圧VGは 2〜5V の間を 1V ステップに変化させた。

β 1

gate−

L 特性を図 3.17 に示す。この図では、横軸がチャネル長Lgate[µm]、縦 軸が1 β[V²/A]である。

0 200 400 600 800 1000 1200 1400

0.0 0.1 0.2 0.3 0.4 0.5 0.6

Lgate[μm]

1/β[V^2/A]

Vg=2[V] Vg=3[V] Vg=4[V] Vg=5[V]

図3.17  素子CのL^gate−1 β特性

図3.17のL^gate−1β 特性ではソース、ドレイン拡散層の横拡がり分∆Lを求め ることができない。図 3.8 とは大きく異なる。これは LDD 構造による内部抵 抗の影響を受けているためと推測される。図3.17の結果から内部抵抗値を求め ることを試みる。

VG

VD

VS

V1 V² ID

図3.18  回路図

  LDD構造による内部抵抗が図3.18のようにMOSFET 内に入っていると考 えると、ドレイン電流IDは以下の３式で表される。

R

I^D=V¹      （3.2）

R V

I^D=V^D− ²       （3.3）

( )

⎟

⎠

⎜ ⎞

⎝

⎛ − − −

−

= 2

1 2 1

2 V V

V V V V

I^D β ^{G Th}       （3.4）

ここでV1、V2が非常に小さいとすると、式（3.4）は次式で表される。

( )(

^{G Th}

)

D V V V V

I =β ²− ¹ −             （3.5） 式（3.2）、（3.3）、（3.5）の連立方程式を解くと

(

^{G Th}

) (

^{G Th}

)

D

D V V RV V

I

V − = 1 +2 −

β                 （3.6）

となる。_{β µ}

(

^{L W L}

)

^T

ε

^OXOX

∆

= −

gate

より式（3.6）は次式で書き換えられる。

( ) ( ) (

^{G Th}

)

OX OX Th

G D

D T RV V

W L V L

I V

V −∆ + −

=

− 1 ^gate 2

ε

µ           （3.7） ここで^TOX

(

µ⋅^W⋅

ε

^OX

)

は一定値である。したがって式（3.7）はLgateを変数とす る１次関数となる。図3.17を１次関数のグラフと近似すると、ゲート電圧VGに 対する1 βの変化分から抵抗値 R を求めることができる。ゲート電圧 1V に対 する1 βの変化分は 100[V²/A]である。したがって試料の n チャネル LDD

MOSFETはソース、ドレインの外側にそれぞれ50Ωの抵抗が入ったnチャネ

ルMOSFETと同じ動作をすると推測される。ここで更に

(

^{G Th}

) (

^{G Th}

)

D

D V V RV V

I

V − − −

= 2

1

β       （3.8） としてL^gate−1β を描くと、LDD 構造 MOSFET のソース、ドレインの拡散層

横拡がり分∆Lを求めることができる。L^gate−1 β特性を図3.19に示す。この図 では、横軸がチャネル長Lgate[µm]、縦軸が1 β[V²/A]である。

0 100 200 300 400 500 600 700 800

0.0 0.1 0.2 0.3 0.4 0.5 0.6

Lgate[μm]

1/β[V^2/A]

vg=2[V] Vg=3[V] Vg=4[V] Vg=5[V]

図3.19  素子CのLDD構造を考慮したL^gate−1β特性

  図3.19の測定結果より、ソース、ドレイン拡散層による横拡がり分∆Lはほ とんどないことがわかる。したがってこのn チャネル LDD MOSFET のチャ ネル長はLgate≡Leffである。

3.3.5  移動度

nチャネルLDD MOSFETの線形領域におけるキャリア移動度を求めた。ま

ずドレイン電圧VDを50mVとして相互コンダクタンスを測定し、その結果を用 いて電界効果移動度µfe^{、実効移動度}µ^effを求めた。電界効果移動度を求めるに は式（2.5）を、実行移動度を求めるには式（2.56）を用いた。測定結果を図 3.20（a）〜（e）に示す。これらの図では、横軸がゲート電圧VG[V]、縦軸が 移動度µ[cm²/V⋅s]である。

0 50 100 150 200 250

0.8 1.2 1.6 2.0 2.4 2.8 3.2 3.6 4.0

Vg[V]

μ[cm^2/V･s]

μfe μeff

図3.20（a）  素子C（Lgate=0.12µm）のキャリア移動度

0 50 100 150 200 250

0.8 1.2 1.6 2.0 2.4 2.8 3.2 3.6 4.0

Vg[V]

μ[cm^2/V･s]

μfe μeff

図3.20（b）  素子C（Lgate=0.2µm）のキャリア移動度

0 50 100 150 200 250

0.8 1.2 1.6 2.0 2.4 2.8 3.2 3.6 4.0

Vg[V]

μ[cm^2/V･s]

μfe μeff

図3.20（c）  素子C（Lgate=0.3µm）のキャリア移動度

0 50 100 150 200 250

0.8 1.2 1.6 2.0 2.4 2.8 3.2 3.6 4.0

Vg[V]

μ[cm^2/V･s]

μfe μeff

図3.20（d）  素子C（Lgate=0.4µm）のキャリア移動度

0 50 100 150 200 250

0.8 1.2 1.6 2.0 2.4 2.8 3.2 3.6 4.0

Vg[V]

μ[cm^2/V･s]

μfe μeff

図3.20（e）  素子C（Lgate=0.5µm）のキャリア移動度

  図3.20の測定結果より、電界効果移動度µfe^{と実効移動度}µ^effはµ^eff≥µ^feの関 係が成立することが確認できる。ただしゲート電圧が 1V 付近でこれらはほぼ 一致することが確認できる。これはpチャネルMOSFETの場合と同じように ドレイン電流特性において最大勾配点Aで電界効果移動度と実効移動度が一致 するためと推測される。また、短チャネル化により移動度が小さくなるのが確 認できる。短チャネル化によりチャネル内の電界が大きくなり、移動度が小さ くなっていると推測される。

  次に線形領域と、飽和領域の移動度を比較するために、ゲート電圧VGが 4V のときの線形領域（VD=0.5V）、飽和領域（VD=3V）におけるドレイン電流を 測定し、線形領域は式（2.38）を、飽和領域は式（2.41）を用いてキャリア移 動度µを求めた。測定結果を表3.6に示す。

表3.6  素子Cのキャリア移動度

Lgate[µm] VD[V] µ [cm²/V⋅s]

0.5 49 

0.12

3.0 41 

0.5 74 

0.2 3.0 ⁵³ 

0.5 93 

0.3 3.0 67 

0.5 100 

0.4 3.0 ⁷⁶ 

0.5 107  

0.5 3.0 83 

  表3.6 測定結果より、線形領域と飽和領域の移動度を比較すると飽和領域の 方が小さいことが確認できる。これはpチャネルMOSFETと同じようにド飽 和領域ではドレイン電圧が大きいため、ピンチオフ点とチャネルのドレイン端 にかかる電界が大きくなり移動度が小さくなると推測される

  図3.20および表3.6の測定結果と3.2.5のpチャネルMOSFETの移動度測 定結果を比較すると、p チャネル MOSFET の移動度の方が大きいことがわか る。しかし通常、電子の移動度は正孔の移動度よりも大きい。このnチャネル

LDD MOSFET は、LDD 構造の内部抵抗により移動度が小さく測定されてい

ると推測される。そこで、LDD 構造の内部抵抗の効果を除去した図 3.19 の β

1

gate−

L 特性のグラフより移動度を求めてみることにする。求めた移動度を図 3.21 に示す。このグラフでは、横軸がゲート電圧VG[V]、縦軸が移動度

µ[cm²/V⋅s]である。

0 50 100 150 200 250 300

1.0 2.0 3.0 4.0 5.0 6.0

Vg[V]

μ[cm^2/V・s]

Lgate=0.12[μm] Lgate=0.2[μm] Lgate=0.3[μm]

Lgate=0.4[μm] Lgate=0.5[μm]

図3.21  LDD構造を考慮した移動度

  図3.21より、LDD構造を考慮した移動度µは平均すると200[cm²/V⋅s]であ る。この結果は図3.20および表3.6の移動度よりも大きくなっているのが確認 できる。また、これらはpチャネルMOSFETの移動度よりも大きくなってい る。したがって、nチャネルLDD MOSFETでは、LDD構造の内部抵抗によ り移動度が小さく測定されることが確認できた。

3.3.6  サブスレッショルド特性

nチャネルLDD MOSFETのサブスレッショルド特性を測定した。ゲート電

圧VGがしきい値電圧近傍およびそれ以下の領域におけるドレイン電流特性を 測定した。ドレイン電圧VDは1〜3Vの間を1Ｖステップに変化させた。測定結 果を図3.22（a）〜（e）に示す。これらの図では、横軸がゲート電圧VG[V]、 縦軸がドレイン電流ID[A] の対数表示である。グラフ内の縦線は基板電圧が0V のときのしきい値電圧を示す。

1.0E-12 1.0E-11 1.0E-10 1.0E-09 1.0E-08 1.0E-07 1.0E-06 1.0E-05 1.0E-04 1.0E-03 1.0E-02

-1 -0.5 0 0.5 1 1.5 Vg[V]

Id[A]

Vd=1[V] Vd=2[V] Vd=3[V]

1.0E-13 1.0E-12 1.0E-11 1.0E-10 1.0E-09 1.0E-08 1.0E-07 1.0E-06 1.0E-05 1.0E-04 1.0E-03 1.0E-02

-1 -0.5 0 0.5 1 1.5 Vg[V]

Id[A]

Vd=1[V] Vd=2[V] Vd=3[V]

（a）素子C（Lgate=0.12µm）      （b）素子C（Lgate=0.2µm)

1.0E-14 1.0E-13 1.0E-12 1.0E-11 1.0E-10 1.0E-09 1.0E-08 1.0E-07 1.0E-06 1.0E-05 1.0E-04 1.0E-03 1.0E-02

-1 -0.5 0 0.5 1 1.5 Vg[V]

Id[A]

Vd=1[V] Vd=2[V] Vd=3[V]

1.0E-13 1.0E-12 1.0E-11 1.0E-10 1.0E-09 1.0E-08 1.0E-07 1.0E-06 1.0E-05 1.0E-04 1.0E-03 1.0E-02

-1 -0.5 0 0.5 1 1.5 Vg[V]

Id[A]

Vd=1[V] Vd=2[V] Vd=3[V]

（c）素子C（Lgate=0.3µm）      （d）素子C（Lgate=0.4µm) 図3.22  サブスレッショルド特性

1.0E-11 1.0E-10 1.0E-09 1.0E-08 1.0E-07 1.0E-06 1.0E-05 1.0E-04 1.0E-03 1.0E-02

-1 -0.5 0 0.5 1 1.5 Vg[V]

Id[A]

Vd=1[V] Vd=2[V] Vd=3[V]

（e）素子C（Lgate=0.5µm） 図3.22  サブスレッショルド特性

図3.22の測定結果をもとにサブスレッショルド係数_S（１桁のドレイン電流 の変化に必要なゲート電圧）のチャネル長依存性を図3.23に示す。この図では、

横軸がチャネル長Lgate[µm]、縦軸がサブスレッショルド係数_S [mA]である。

またドレイン電流IDの最小値のチャネル長依存性を図 3.24 に示す。この図で は、横軸がチャネル長Lgate[µm]、縦軸がドレイン電流の最小値ID[A] の対数表 示である。

0 50 100 150 200 250

0 0.1 0.2 0.3 0.4 0.5 0.6

Lgate[μm]

S[mV]

Vd=1[V] Vd=2[V] Vd=3[V]

図3.23  _Sのチャネル長依存性

1.0E-13 1.0E-12 1.0E-11 1.0E-10 1.0E-09 1.0E-08 1.0E-07

0 0.1 0.2 0.3 0.4 0.5 0.6

Lgate[μm]

Id(bottom)[A]

Vd=1[V] Vd=2[V] Vd=3[V]

図3.24  ドレイン電流最小値のチャネル長依存性

図3.23 より、ドレイン電圧が1、2V では短チャネル化によるサブスレッシ ョルド係数_Sの大きな変化がないことが確認できる。また図3.24より、短チャ ネル化によるドレイン電流最小値の大きな増加は見受けられない。これはpチ

ャネルMOSFETの場合に発生していたドレイン側の空乏層の拡がりが、LDD

構造の浅い拡散層により抑制されているためと推測される。ただし、ドレイン 電圧が 3V と大きい場合は、p チャネル MOSFET の場合と同じようにチャネ ル長が短くなるとドレイン電流が増加しサブスレッショルド係数_Sが大きくな る。

図3.22の測定結果より、ゲート電圧を負の方向に印加していくとドレイン電 流が増加するのが確認できる。これはpチャネルMOSFETの測定で確認され たトンネル現象が発生していると推測される。このときのドレイン電流の増加

がpチャネルMOSFETの場合より大きいのは、反転するゲート側のドレイン

拡散層がLDD構造の低濃度領域のため反転しやすく、pn接合が発生しやすい ためと推測される。

  pチャネルMOSFETとnチャネルLDD MOSFETの測定結果を比較すると

nチャネルLDD MOSFETの場合、短チャネル化によるサブスレッショルド係

数_S 、ドレイン電流最小値の大きな変化はなかった。これは p チャネル

MOSFET の場合に発生していたドレイン側の空乏層の拡がりが LDD 構造の

浅い低濃度拡散層により抑制されているためと推測した。ここではドレイン拡 散層に生じる空乏層幅が拡散層深さにどのように依存するのか、モデル図を用 いて解析する。

r1

r2

r NA

QM

Q +

++

+ + + ++

図3.25  モデル図

図3.25に示すように半径r1の金属に電圧 Vを印加し、周りのp 形半導体表 面に空乏層が生じたとする。金属の中心から空乏層の端までをr2とする。この 金属が長さ1mの円柱形だとすると空乏層電荷Qは

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