第 5 章 各信号の機能解説
5.52 WB/WT# （ライトバックまたはライトスルー）
入力 Summary
WB/WT#
は、PWT
と共に、キャッシャブル・リード・ミスおよび共有（Shared
） キャッシュ・ラインへのライト・ヒットの間、データ・キャッシュ・ライン・ステートを 指定する。キャッシャブル・リード・ミスまたは共有（
Shared
）キャッシュ・ラインへのライト・ヒッ ト時にWB/WT#=0
またはPWT=1
の場合、アクセスされたラインは共有（Shared
）ステートにキャッシュされる。このキャッシュ・ラインへの全ライト・サイクルがバス 上で外部的にドライブされるので、このステートをライトスルー・ステートと呼ぶ。
キャッシャブル・リード・ミスまたは共有（
Shared
）キャッシュ・ラインへのライト・ヒット時に
WB/WT#=1
かつPWT=0
の場合、アクセスされたラインはエクスク ルーシブ・ステートにキャッシュされる。その後続いて同じラインへライト・ヒッSampled
WB/WT#
は、バス・サイクル内の最初のBRDY#
またはNA#
がアサートされてサ ンプリングされたクロック・エッジでサンプリングされる。その時のサイクルが バースト・リードであれば、WB/WT#
はBRDY#
の最後の3
つのアサートの間、無 視される。WB/WT#
はメモリ・リードおよび非ライトバック・ライト・サイクルの間 にサンプリングされ、その他のサイクル中はすべて無視される。表
14.
入力ピンName Type Note Name Type Note
A20M# Asynchronous Note 1 IGNNE# Asynchronous Note 1
AHOLD Synchronous INIT Asynchronous Note 2
BF[2:0] Synchronous Note 4 INTR Asynchronous Note 1
BOFF# Synchronous INV Synchronous
BRDY# Synchronous KEN# Synchronous
BRDYC# Synchronous Note 7 NA# Synchronous
CLK Clock NMI Asynchronous Note 2
EADS# Synchronous RESET Asynchronous Note 5, 6
EWBE# Synchronous SMI# Asynchronous Note 2
FLUSH# Asynchronous Note 2, 3 STPCLK# Asynchronous Note 1
HOLD Synchronous WB/WT# Synchronous
注：
1. 同期・非同期いずれでもアサートできる信号。特定のクロック・エッジでサンプリングされるには、セットアップ・タイムおよび ホールド・タイムの条件を満たしていなければならない。非同期でアサートされた場合、最低2クロック分アサート状態に保 たれる必要がある。
2. 同期・非同期いずれでもアサートできる信号。特定のクロック・エッジでサンプリングされるには、セットアップ・タイムおよび ホールド・タイムの条件を満たさなければならない。非同期でアサートされた場合、アサート前に少なくとも2クロックにわた りネゲートされ、その後少なくとも2クロックにわたりアサートされた状態を維持しなければならない。
3. FLUSH#も同じくRESETの立ち下がり遷移中にサンプリングされ、同期・非同期いずれでもアサートできる。特定のクロッ ク・エッジでサンプリングされるには、RESETがネゲートされてサンプリングされるクロック・エッジ以前にセットアップ・タイム およびホールド・タイムの条件を満たしていなければならない。非同期でアサートされた場合、FLUSH#は、RESETのネ ゲーションを基準に2クロックという最小セットアップ／ホールド・タイムの条件を満たす必要がある。
4. BF[2:0]はRESETの立ち下がり遷移中にサンプリングされる。RESETのネゲーションを基準に1.0msの最小セットアップ・
表
15.
出力ピン・フロート条件A[4:3] HLDA, AHOLD, BOFF# Note 2, 3 HITM# Always Driven
ADS# HLDA, BOFF# Note 2 HLDA Always Driven
ADSC# HLDA, BOFF# Note 2 LOCK# HLDA, BOFF# Note 2
APCHK# Always Driven M/IO# HLDA, BOFF# Note 2
BE[7:0]# HLDA, BOFF# Note 2 PCD HLDA, BOFF# Note 2
BREQ Always Driven PCHK# Always Driven
CACHE# HLDA, BOFF# Note 2 PWT HLDA, BOFF# Note 2
D/C# HLDA, BOFF# Note 2 SCYC HLDA, BOFF# Note 2
FERR# Always Driven SMIACT# Always Driven
HIT# Always Driven W/R# HLDA, BOFF# Note 2
Floated At: (Note 1)
Name Note Name Floated At: (Note 1) Note
表
16.
入力／出力ピン・フロート条件A[31:5] HLDA, AHOLD, BOFF# Note 2,3
AP HLDA, AHOLD, BOFF# Note 2,3
D[63:0] HLDA, BOFF# Note 2
DP[7:0] HLDA, BOFF# Note 2
Floated At: (Note 1)
Name Note
表
17.
テスト・ピンName Type Note
注：
1. BCC2DETおよびTDOを除く出力は、すべてトライステート・テスト・モード時にフロートする。
2. BOFF#がアサートされた状態でサンプリングされるクロック・エッジおよびHLDAがアサートされるクロック・エッジでフロートされる。
3. AHOLDがアサートされた状態でサンプリングされるクロック・エッジでフロートされる。
注：
1. BCC2DETおよびTDOを除く出力は、すべてトライステート・テスト・モード時にフロートする。
2. BOFF#がアサートされた状態でサンプリングされるクロック・エッジおよびHLDAがアサートされるクロック・エッジで フロートされる。
3. AHOLDがアサートされた状態でサンプリングされるクロック・エッジでフロートされる。
表
18.
バス・サイクル定義Bus Cycle Initiated
Generated by CPU
M/IO# D/C# W/R# CACHE# KEN#
Code Read, Instruction Cache Line Fill 1 0 0 0 0
Code Read, Noncacheable 1 0 0 1 x
Code Read, Noncacheable 1 0 0 x 1
Encoding for Special Cycle 0 0 1 1 x
Interrupt Acknowledge 0 0 0 1 x
I/O Read 0 1 0 1 x
I/O Write 0 1 1 1 x
Memory Read, Data Cache Line Fill 1 1 0 0 0
Memory Read, Noncacheable 1 1 0 1 x
Memory Read, Noncacheable 1 1 0 x 1
Memory Write, Data Cache Writeback 1 1 1 0 x
Memory Write, Noncacheable 1 1 1 1 x
Note:
x means “don’t care”
Generated by System
表
19.
特殊サイクルSpecial Cycle
A4 BE7# BE6# BE5# BE4# BE3# BE2# BE1# BE0# M/IO# D/C# W/R# CACHE# KEN#