SystemVerilog タスクグループ

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¾ 発表内容に重なりが多い。プレゼンと配布資料を合わせて欲しい。

¾ Accellera, OSCI, JEITAに求められる事として、セミナー・ワークショップの定期開

催等を通じての日本語による情報発信。

• また OSCI の厚意により前回及び前々回のアンケート調査結果をいただき、今回の調査 結果と合わせて聴講者の動向について分析を行うことができた。大まかな傾向としては、

主な使用言語はVerilog HDLが相変わらず多数を占めるが、SystemCに関しては様子見の 段階から(部分的)使用の段階へ移行しつつあるようだ。また、SystemCがより普及するた めには、高位合成などのツールのさらなる整備が必要と思われる。

¾ 詳細については、4．添付資料（4.2 SystemCタスクグループ2004年度活動報告）に 記載。

（5） 参加メンバー

主 査 長 谷 川 隆 富士通㈱

副 主 査 後 藤 和 永 NECエレクトロニクス㈱

委 員 清 水 靖 介 沖電気工業㈱

同 森 井 一 也 三洋電機㈱

同 岡 田 和 久／山 田 晃 久 シャープ㈱ ※ 同 柿 本 勝 ソニー㈱

同 龍 田 純 一／逢 坂 孝 司 日本ケイデンス・デザイン・システムズ社 ※ 同 中 野 淳 二 日本シノプシス㈱

同 今 井 浩 史 ㈱東芝

同 竹 村 和 祥 松下電器産業㈱

同 中 村 和 秀 メンター・グラフィックス・ジャパン㈱

同 塚 本 泰 隆 ㈱リコー

同 渡 邊 政 志 ㈱ルネサステクノロジ 同 河 原 林 政 道 NEC Electronics America 客 員 今 井 正 治 大阪大学

（計15名、※期中メンバー交代あり）

SystemCタスクグループURL:

http://eda.ics.es.osaka-u.ac.jp/jeita/eda/member/std/SystemC/index.html

では、IEEE1364の標準化作業が開始されると同時にVerilog HDL標準化プロジェクトを設置 し、継続的に言語仕様の技術検討・国際標準化に貢献してきた。

その後、半導体の微細化技術はさらに加速し1000万ゲート規模のLSIが開発されるに至り、

一般的に「論理設計工数の7～8割が機能検証に費やされているにも関わらず、6割近いLSI が機能バグ等の問題によりリ･スピンしている」という報告もある（Collett International）。こ のような状況において、新しいテストベンチ記述、アサーション／プロパティ記述の必要性 が高まり、2000年以降にいくつかの検証用言語が実用化された。

SystemVerilogは、Verilog HDL に ①デザイン（RTL設計）のための記述構文 ②検証用言 語 を追加したものである。新たに検証用言語を持たせたことが大きな特徴であるが、デザイ ンの面でもVerilog HDLに比べ記述量の削減や曖昧性の排除といったメリットがあり、設計 品質の向上が期待できる。SystemVerilogの標準化は、SystemVerilogV3.1aがAccelleraにより 制定され、現在、IEEEにおいてIEEE P1800として標準化が進められている。

（2） 目的

上記のSystemVerilog標準化において、日本の半導体産業界の要望に沿った形での言語標準

化を進めることが、適用容易性を高め、設計品質向上・国際的な競争力確保といった結果に つながる。本タスクグループでは、業界各社から参加したエキスパートによりSystemVerilog の技術的な検討を実施し国際標準化に貢献すること、SystemVerilogに関する最新情報の収集 と情報発信を目的としている。また、日本国内においてSystemVerilog適用の普及推進にも積 極的に取り組む。

（3） 活動内容

① グループの結成と言語習得（2003年度）

2003年10月に、SystemVerilog言語仕様の技術検討・標準化を推進するためのタスクグルー

プとして「SystemVerilogタスクグループ」を結成した。03年度は、全メンバ－が詳細な言語 仕様を習得する期間と設定し、内部で言語セミナーを実施するとともに、SystemVerilogの代 表的な言語仕様を説明する資料を作成した。

② 国際的な情報収集・標準化組織との連携開始

2004年3月に、米国で開催された国際学会DVCon（Design & Verification Conference）にメ ンバを派遣し、最新技術の情報収集を実施した。またAccellera/SystemVerilog会議に本タスク グループの主査と副主査が参加しJEITAでの活動内容を紹介するとともに今後の連携につい てお互いの意識をあわせた。

③ 言語仕様検討とIssueReportの提出

SystemVerilog言語仕様検討において、より議論を深めるため以下のように、「デザイン」と

「検証」の2つのサブタスクグループにわかれ、専門的な技術ディスカッションを重ねた。

・SV-DSTG（SV Design Sub TG）

・SV-VSTG（SV Verification Sub TG）

2004年8月に、改善提案を含む32件のIssueReportをまとめ、AccelleraとIEEE に提出し た。本案件は、IEEE P1800-WGの審議対象としてDBに登録され、現在審議がなされている。

このIEEE P1800-WG Errata提出案件とその状況については添付資料4.3のSV-TG2に最新情

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報を示す。

④ IEEE-SAとIEEE P1800投票グループへの登録

上記の提案を有効にするため、また、今後の標準化活動においての発言権・投票権を得る ために、標準化小委員会をIEEEの標準化機関であるIEEE-SAメンバに登録した。そして、

05年1月に本タスクグループはIEEE P1800の投票グループのメンバになった。

⑤ 定例会議とIEEE P1800-WG合同会議

今年度は、5月、6月、7月、9月、11月、1月、3月に計7回の定例会議を開催した。1月 の会議は、IEEE P1800との合同会議として日本で開催した。本タスクグループメンバとIEEE

P1800-WG のキーパーソンが直接議論を行う貴重な機会となった。この合同会議では、EDA

技術専門委員会傘下の標準化小委員会の組織・ミッションや本タスクグループの活動内容に ついて紹介しIEEE P1800-WGのメンバにJEITAの活動に対する理解を深めてもらった。また、

P1800 メーリングリストへの参加や投票グループへの登録など、今後の標準化作業がより円

滑になされるための環境整備も進み、非常に有意義な会議となった。議事全般に関しては、

IEEE P1800の定例会議として進行したが、多くの情報を得ることが出来た。

これらの定例会議と合同会議以外に、12 月に半導体メーカ会社 5 社だけの打合せをもち、

「各社EDAツールのSystemVerilog言語サポート状況」の調査結果について議論した。

⑥ SystemVerilogユーザフォーラムの開催

2005年1月に、「システム・デザイン・フォーラム2005」のカリキュラムのひとつとして 初めての「SystemVerilogユーザフォーラム」を開催した。このフォーラムでは、Accelleraの Chairman、IEEE P1800-WG の Chairman 代理からそれぞれの標準化状況の説明、また IEEE

P1800-WG のメンバの米設計コンサルティング会社より、米国での設計事例として、実用に

おけるSystemVerilog利用メリットについて講演をして頂いた。

本タスクグループからは、SystemVerilogの特徴・利点を広く周知させるために、IEEE P1800 のベースとなっている Accellera SystemVerilog3.1a の言語チュートリアルを実施した。本 チュートリアルでは、SystemVerilogの概要・構成を説明するだけでなく、SystemVerilogの普 及をより一層促進するためには、より実践的なSystemVerilogの有効性を周知させることが必 要と考え、「ユーザの立場からみた言語チュートリアル」との方針で作成した。「ユーザの立 場」についてメンバ内で議論した結果、本チュートリアルで説明する構文を次の２つの観点 で選定した。

A．機能的に有効と考えられる構文

・ 記述の曖昧さの解消

・ 可読性,保守容易性,記述量の削減

・ EDAツールの性能向上

B．標準言語として多くのツールでサポートされている構文 2004/12末時点でのEDAツールサポート状況

・ 全ての分野で現在使える構文

（Lint, Simulation, Synthesis, Equivalence Checker）

・ テストベンチとして現在使える構文

（Simulation）

・ 早期にサポートを期待する構文

上記の基準から選定された12の構文に関して、できるだけサンプル記述を用いて、具体的 に有効性を理解できるように配慮しつつ説明を実施した。

本チュートリアルのテキストは、添付資料4.3のSV-TG3として掲載する。

⑦ SystemVerilogユーザフォーラムのアンケート結果分析

以下、本フォーラムにおける受講者アンケートの結果について記す。

【満足度】

内容 予稿集 業務に役立つか 満足、まあ満足 49.3％ 48.4％ 50.4％

不満、やや不満 9.9％ 9.9％ 8.6％

・全項目で「満足,まあ満足」が50％前後であり、「不満，やや不満」を大きく上回っている。

・「不満，やや不満」が全て10％以下であることより、受講者の満足度は高いと判断できる。

【個別の結果】

A) 今回SystemVerilogユーザフォーラムに参加された目的は？（複数回答可）

・ フォーラムへの参加目的は、SystemVerilog 技術調査と EDA および標準化動向調査で約

81.7％と多く、導入検討は12.7%にとどまっている。

B) SystemVerilogでの設計・検証環境構築について（複数回答可）

・ 設計／検証に使用中は、あわせて4.5%であり、検討中がまだまだ多い。

・ 使用中、検討中ともに、設計と検証への適用は半々である。

C) B) で「適用中」または「検討中」と回答された方へ。SystemVerilogの使用目的は？（複数

回答可）

・ 使用目的は、テストベンチ、アサーションとあわせると63.7％と、システムモデリング、

RTL記述の36.3％を大きく上回った。設計言語よりも、検証言語としての期待が大きい

と考えられる。

D) B) で「検討中」と回答された方へ。導入予定時期は？

・ 導入予定は、未定が75.8%と多い。今後の動向を見てから導入を検討するということか。

E) B) で「必要ない」と回答された方へ。または「検討中」の方へ。

導入の障害となっている理由は何ですか？

・ 導入の障害となっているのは、対応ツールが少ないという意見が一番多い。言語の完成 度が不十分とあわせると40.3％である。設計/検証の環境整備の遅れが導入を妨げている 大きな要因と考えられる。

・ 少数であるが、効果がわからないという意見も出ている。今後も、ユーザフォーラムな どを通してSystemVerilogの有用性を訴えていかなければならない。

F) SystemVerilogをより活用するために充実が必要なものは？（複数回答可）