このkうな細線を用いる二と にLつて、従来σ）Siデバイスに は無い量子効果を利用したトラ ンジスタの製造も可能になると 思われる（図4．14）SP なお、スリット細線と同様に ナノメ・一クレペルのSi薄膜を 用いると、薄膜中の微小領］或に 単一電∫ がトラッソされ、それ によZ）てトランジスタの電流を 制御することができるという単
4．5 結言
マルチステッフ法を用いた高アスヘクト比の加11技術を応：用して、溝型のアイソレーシ ョン、立体型DRAMメモ1Jセノし、おkび将来の量「効果デバイス用のスリット・ナノ細 線などのデバイス加工を行い、以下に示す結果が得らオ1た、
（1）バイホーラデバイス用の深い素子分離領域を形成するために、マノレチステッフ法を用い てY宇形の溝を形成した後に溝を充填・ 1三坦化する、溝型アイソレーションの加1二技 術を開発した5｝8｝
（2）立体型DRAMメモリセル構…造として、キャハシタ形成領城のSi基板に深イLを形成す る溝型キャハシタ、およびキャハシタ形成領域のヒ部にキャハシタ電極を積みヒげる看責 層型キャハシタの加工技術を開発した1512T）
・溝型キャハシタの孔ハターンの内側にマルチステッフ法で輪郭溝を形成すること により、溝の表面積をほぼ倍増できるキャハシタ形状ができるこ㌧を、試作にkり
確認した，、
・溝型キャハシタの孔内部の側壁にkS i O L，薄膜を形成した後に、孔底部に導通する Poly−Si薄膜を形成する、埋め込みフレート電極型のキャハシタの加Il技術を開発 した。
・段差上のマルチステッフエッチングによってPoly−Siの蓄積電極を形成する、積層 型キャパシタの加工技術を開発した、一
・積層型キャパシタの電極表面積をより拡大する構造として、］三冠型電極、さらに2 重王冠型電極の加工技術を開発した．
（3）微細溝の側壁に堆積したSio2膜の接合界面にスリットを形成するフロセスを開発し、
量子効果の出現が期待できるナノレベルのPoly−Si細線を形成した28）31）
・Si基板に微細溝を形成し、その溝を充填するkS i O L）膜を堆積した後に、軽くウェッ トエッチングすることによって、Sio2膜の接合界面に数nmのスリット構造を形成 できた．
・スリット中にSi膜を堆積し、エッチバックすることによって、幅が5〜8 nm、高さ
が約20nmのSi細線を形成することができた
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