RAM/ROM

第 2 章 : ファンクション別分類

シフトレジスタ

デザインエレメント説明

SRL16E プリミティブ : 16-Bit Shift Register Look-Up Table (LUT) with Clock Enable

SRLC32E プリミティブ : 32 Clock Cycle, Variable Length Shift Register Look-Up Table (LUT) with Clock Enable

スライス/CLB プリミティブ

デザインエレメント説明

CARRY4 プリミティブ : Fast Carry Logic with Look Ahead

CFGLUT5 プリミティブ : 5-input Dynamically Reconfigurable Look-Up Table (LUT)

LUT5 プリミティブ : 5-Input Lookup Table with General Output LUT5_D プリミティブ : 5-Input Lookup Table with General and Local

Outputs

LUT5_L プリミティブ : 5-Input Lookup Table with Local Output LUT6 プリミティブ : 6-Input Lookup Table with General Output LUT6_2 プリミティブ : Six-input, 2-output, Look-Up Table

LUT6_D プリミティブ : 6-Input Lookup Table with General and Local Outputs

LUT6_L プリミティブ : 6-Input Lookup Table with Local Output MUXF7 プリミティブ : 2-to-1 Look-Up Table Multiplexer with General

Output

MUXF7_D プリミティブ : 2-to-1 Look-Up Table Multiplexer with Dual Output

MUXF7_L プリミティブ : 2-to-1 look-up table Multiplexer with Local Output

MUXF8 プリミティブ : 2-to-1 Look-Up Table Multiplexer with General Output

MUXF8_D プリミティブ : 2-to-1 Look-Up Table Multiplexer with Dual Output

MUXF8_L プリミティブ : 2-to-1 Look-Up Table Multiplexer with Local Output

第 3 章

デザインエレメント

このセクションでは、このアーキテクチャで使用できるデザインエレメントについて説明します。デザインエレメントは、アルファベット順に並べられています。

各ライブラリエレメントについて、次の情報を示します。

• 名称

• 説明

• 回路図シンボル (該当するエレメントでのみ)

• 論理表 (該当するエレメントでのみ)

• ポートの説明

• デザインの入力方法

• 使用可能な属性 (該当するエレメントでのみ)

• インスタンシエーションコードの例

• その他のリソース

第 3 章 : デザインエレメント

AND2B1L

: Two input AND gate implemented in place of a Slice Latch

概要

このデザインエレメントでは、コンフィギュレーション可能なスライスラッチで 1 入力が反転される 2 入力 AND ゲートのファンクションが使用されます。このエレメントを使用すると、ロジックのレジスタ/ラッチリソース数をトレードオフにすることで、ロジックレベルを削減して、デバイスのロジック集積度を高めることができます。このエレメントはレジスタのパックおよび集積度に影響を与えるので注意してください。AND2B1L または OR2L エレメントをスライスに指定すると、残りのレジスタおよびラッチが使用できなくなります。

論理表

入力出力

DI SRI O

0 0 0

0 1 0

1 0 1

1 1 0

ポートの説明

ポート名タイプ幅機能

O 出力 1 AND ゲートの出力

DI 入力 1 同じスライスにあるソース LUT に通常接続されるアクティブ High の入力

SRI 入力 1 通常スライス外からソースされるアクティブ Low の入力

メモ : 複数の AND2B1L または OR2B1L を 1 つのスライスにパックするには、この入力に共通の信号を接続する必要があります。

デザインの入力方法

インスタンシエーション推奨

推論不可

CORE Generator™ およびウィザード不可

マクロのサポート不可

詳細情報

•

Spartan-6 FPGA SelectIO リソースユーザーガイド

•

Spartan-6 FPGA データシート : DC 特性およびスイッチ特性