: Internal Configuration Access Port
概要
このデザイン エレメントからは、FPGA ファブリックから FPGA のコンフィギュレーション機能にアクセスできます。 このコ ンポーネントを使用すると、FPGA アレイのコンフィギュレーション ロジックにコマンドおよびデータを書き込んだり、コン フィギュレーション ロジックからデータを読み出したりすることができます。 このファンクションを正しく使用しないと FPGA の機能および信頼性に悪影響を与えるため、この機能に精通していない限りこのエレメントは使用しないでください。
ポートの説明
ポート名 タイプ 幅 機能
BUSY 出力 1 Busy/Ready 出力
CE 入力 1 アクティブ Low の ICAP イネーブル入力
CLK 入力 1 クロック入力
I[15:0] 入力 16 コンフィギュレーション データ入力バス
O[15:0] 出力 16 コンフィギュレーション データ出力バス
WRITE 入力 1 読み出し/書き込みクロック入力
デザインの入力方法
インスタンシエーション 推奨
推論 不可
CORE Generator™ およびウィザード 不可
マクロのサポート 不可
第 3 章 : デ ザ イ ン エ レ メ ン ト
使用可能な属性
属性 タイプ 値 デフォルト 説明
DEVICE_ID 16 進数 32’h02000093、
32’h0200E093、
32’h0201D093、
32’h0202E093、
32’h0203D093、
32’h02001093、
32’h02002093、
32’h02004093、
32’h02008093、
32’h02011093、
32’h02024093、
32’h02028093、
32’h02031093
0’h2000093 あらかじめプログラムされているデバイ ス ID 値を指定します。
SIM_CFG_FILE_NAME 文字列 0 ビット文字列 なし シミュレーション モデルで解析するロー ビット ファイル (RBT) を指定します。
VHDL 記述 (インスタンシエーション)
次の 2 つの構文が存在しない場合はコピーし、エンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- ICAP_SPARTAN6: Internal Configuration Access Port
-- Spartan-6
-- Xilinx HDL Libraries Guide, version 12.2 ICAP_SPARTAN6_inst : ICAP_SPARTAN6
generic map (
DEVICE_ID => X"2000093", -- Specifies the pre-programmed Device ID value
SIM_CFG_FILE_NAME => "NONE" -- Specifies the Raw Bitstream (RBT) file to be parsed by the simulation -- model
)
port map (
BUSY => BUSY, -- 1-bit Busy/Ready output
O => O, -- 16-bit Configuartion data output bus CE => CE, -- 1-bit Active-Low ICAP Enable input CLK => CLK, -- 1-bit Clock input
I => I, -- 16-bit Configuration data input bus WRITE => WRITE -- 1-bit Read/Write control input );
-- End of ICAP_SPARTAN6_inst instantiation
Verilog 記述 (インスタンシエーション)
次の 2 つの構文が存在しない場合はコピーし、エンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- ICAP_SPARTAN6: Internal Configuration Access Port
-- Spartan-6
-- Xilinx HDL Libraries Guide, version 12.2 ICAP_SPARTAN6_inst : ICAP_SPARTAN6
generic map (
DEVICE_ID => X"2000093", -- Specifies the pre-programmed Device ID value
SIM_CFG_FILE_NAME => "NONE" -- Specifies the Raw Bitstream (RBT) file to be parsed by the simulation -- model
)
第 3 章 : デザイン エレメント
port map (
BUSY => BUSY, -- 1-bit Busy/Ready output
O => O, -- 16-bit Configuartion data output bus CE => CE, -- 1-bit Active-Low ICAP Enable input CLK => CLK, -- 1-bit Clock input
I => I, -- 16-bit Configuration data input bus WRITE => WRITE -- 1-bit Read/Write control input );
-- End of ICAP_SPARTAN6_inst instantiation
詳細情報
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Spartan-6 FPGA コンフィギュレーション ユーザー ガイド•
Spartan-6 FPGA データシート : DC 特性およびスイッチ特性第 3 章 : デ ザ イ ン エ レ メ ン ト