: Multiplier
概要
単純な乗算器として使用すると、DSP48 ブロックのインスタンシエーションが簡単になります。 パラメータ設定可能な入 力幅および出力幅、レイテンシがあり、DSP48 ブロックを HDL に統合しやすくします。
ポートの説明
ポート名 方向 幅 機能
出力ポート
P 出力 可変幅。WIDTH_A 属性値 +
WIDTH_B 属性値に等しい。
プライマリ データ出力 入力ポート
A 入力 可変値。WIDTH_A 属性を参照。 乗算器データ入力
B 入力 可変値。WIDTH_B 属性を参照。 乗算器データ入力
CE 入力 1 クロック イネーブル
CLK 入力 1 クロック
RST 入力 1 同期リセット
デザインの入力方法
この UniMacro はインスタンシエーションのみが可能で、 プリミティブにパラメータを設定できるようにしたものです。
インスタンシエーション 可
推論 不可
CORE Generator™ およびウィザード 不可
マクロのサポート 推奨
第 1 章 : UniMacro に つ い て
使用可能な属性
属性 タイプ 値 デフォルト 説明
WIDTH_A 整数 1 ～ 18 18 A 入力の幅を制御します。
WIDTH_B 整数 1 ～ 18 18 B 入力の幅を制御します。
LATENCY 整数 0、1、2、3、4 3 パイプライン レジスタの数
• 1 - MREG == 1
• 2 - AREG == BREG == 1 および MREG == 1、または MREG == 1 お よび PREG == 1
• 3 - AREG == BREG == 1 および MREG == 1 および PREG == 1
• 4 - AREG == BREG == 2 および MREG == 1 および PREG == 1 DEVICE 文字列 VIRTEX5、VIRTEX6、
SPARTAN6
VIRTEX6 ターゲットのハードウェア アーキテクチャ
詳細情報
Spartan-6 FPGA の資料 (ユーザー ガイドおよびデータシート)
第 2 章
ファンクション別分類
このセクションでは、デバイスに含まれるデザイン エレメントをファンクション別に分類して示 します。 エレメント (プリミティブおよびマクロのインプリメンテーション) は、各カテゴリでアル ファベット順にリストしています。
四則演算ファンクション I/O コンポーネント シフト レジスタ
クロック コンポーネント ロジック スライス/CLB プリミティブ
コンフィギュレーション/BSCAN コンポーネント
RAM/ROM
コンビニエンス プリミティブ レジスタおよびラッチ
四則演算ファンクション
デザイン エレメント 説明
DSP48A1 プリミティブ : Multi-Functional, Cascadable, 48-bit Output, Arithmetic Block
第 2 章 : ファンクション別分類
クロック コンポーネント
デザイン エレメント 説明
BUFG コンビニエンス プリミティブ : Global Clock Buffer
BUFGCE コンビニエンス プリミティブ : Global Clock Buffer with Clock Enable
BUFGMUX プリミティブ : Global Clock MUX Buffer
BUFGMUX_1 プリミティブ : Global Clock MUX Buffer with Output State 1 BUFH プリミティブ : Clock buffer for a single clocking region BUFIO2 プリミティブ : Dual Clock Buffer and Strobe Pulse BUFIO2_2CLK プリミティブ : Dual Clock Buffer and Strobe Pulse with
Differential Input
BUFIO2FB プリミティブ : Feedback Clock Buffer.
BUFPLL プリミティブ : PLL Buffer
BUFPLL_MCB プリミティブ : PLL Buffer for the Memory Controller Block DCM_CLKGEN プリミティブ : Digital Clock Manager.
DCM_SP プリミティブ : Digital Clock Manager
PLL_ADV プリミティブ : Advanced Phase Locked Loop Clock Circuit PLL_BASE プリミティブ : Basic Phase Locked Loop Clock Circuit
コンフィギュレーション/BSCAN コンポーネント
デザイン エレメント 説明
BSCAN_SPARTAN6 プリミティブ : Spartan®-6 JTAG Boundary Scan Logic Control Circuit
DNA_PORT プリミティブ : Device DNA Data Access Port ICAP_SPARTAN6 プリミティブ : Internal Configuration Access Port
JTAG_SIM_SPARTAN6 シミュレーション : JTAG TAP Controller Simulation Model POST_CRC_INTERNAL プリミティブ : Post-configuration CRC error detection SIM_CONFIG_S6 シミュレーション : Configuration Simulation Model SIM_CONFIG_S6_SERIAL シミュレーション : Serial Configuration Simulation Model STARTUP_SPARTAN6 プリミティブ : Spartan®-6 Global Set/Reset, Global 3-State
and Configuration Start-Up Clock Interface SUSPEND_SYNC プリミティブ : Suspend Mode Access
第 2 章 : フ ァ ン ク シ ョ ン 別 分 類
コンビニエンス プリミティブ
デザイン エレメント 説明
BUFGCE コンビニエンス プリミティブ : Global Clock Buffer with Clock Enable
BUFGCE_1 コンビニエンス プリミティブ : Global Clock Buffer with Clock Enable and Output State 1
BUFGP コンビニエンス プリミティブ : Primary Global Buffer for Driving Clocks
第 2 章 : ファンクション別分類
I/O コンポーネント
デザイン エレメント 説明
GTPA1_DUAL プリミティブ : Dual Gigabit Transceiver IBUF プリミティブ : Input Buffer
IBUFDS プリミティブ : Differential Signaling Input Buffer
IBUFDS_DIFF_OUT プリミティブ : Signaling Input Buffer with Differential Output IBUFG プリミティブ : Dedicated Input Clock Buffer
IBUFGDS プリミティブ : Differential Signaling Dedicated Input Clock Buffer and Optional Delay
IBUFGDS_DIFF_OUT プリミティブ : Differential Signaling Input Buffer with Differential Output
IOBUF プリミティブ : Bi-Directional Buffer
IOBUFDS プリミティブ : 3-State Differential Signaling I/O Buffer with Active Low Output Enable
IODELAY2 プリミティブ : Input and Output Fixed or Variable Delay Element IODRP2 プリミティブ : I/O Control Port
IODRP2_MCB プリミティブ : I/O Control Port for the Memory Controller Block
ISERDES2 プリミティブ : Input SERial/DESerializer.
KEEPER プリミティブ : KEEPER Symbol
MCB プリミティブ : Memory Control Block OBUF プリミティブ : Output Buffer
OBUFDS プリミティブ : Differential Signaling Output Buffer
OBUFT プリミティブ : 3-State Output Buffer with Active Low Output Enable
OBUFTDS プリミティブ : 3-State Output Buffer with Differential Signaling, Active-Low Output Enable
OSERDES2 プリミティブ : Dedicated IOB Output Serializer PCIE_A1 プリミティブ : PCI Express
PULLDOWN プリミティブ : Resistor to GND for Input Pads, Open-Drain, and 3-State Outputs
PULLUP プリミティブ : Resistor to VCC for Input PADs, Open-Drain, and 3-State Outputs
ロジック
デザイン エレメント 説明
AND2B1L プリミティブ : Two input AND gate implemented in place of a Slice Latch
OR2L プリミティブ : Two input OR gate implemented in place of a Slice Latch
第 2 章 : フ ァ ン ク シ ョ ン 別 分 類