: Input and Output Fixed or Variable Delay Element
概要
このデザイン エレメントは、Spartan®-6 FPGA の入力パスに固定遅延または可変遅延を、出力パスに固定遅延を追加 します。 この遅延は、チップへ入力されるデータ、またはチップから出力されるデータをアライメントするのに有効で、プ ロセス、温度、電圧の影響を受けずにデータ アライメントを監視できます。 IODELAY は FPGA の I/O すべてに使用 でき、IDELAYCTRL 回路と共に使用すると、正確に増分された遅延を追加できます。 VARIABLE モードでは、入力パ スを調整して遅延の量を増分または減分できます。 出力遅延パスは、固定遅延でのみ使用できます。 IODELAY は、
FPGA の内部パスに一定の遅延または可変遅延を追加する場合にも使用できます。 ただし、このように使用する場合 は、入力パス遅延または出力パス遅延に関連する I/O に使用できなくなります。
ポートの説明
ポート名 タイプ 幅 機能
BUSY 出力 1 キャリブレーション中
CAL 入力 1 キャリブレーションを開始
CE 入力 1 インクリメント/デクリメントをイネーブル
CLK 入力 1 IODELAY クロック入力
DATAOUT 出力 1 入力ポートからの遅延データ出力 (入力データパス ロ
ジックに接続、ILOGIC 内のレジスタにのみ配線可能)
DATAOUT2 出力 1 入力ポートからの遅延されたデータ出力 (入力データ
パス ロジックに接続、FPGA に配線可能)
DOUT 出力 1 IOB への遅延データ出力
IDATAIN 入力 1 IOB からのデータ信号
INC 入力 1 インクリメント/デクリメント入力
第 3 章 : デザイン エレメント
ポート名 タイプ 幅 機能
IOCLK0 入力 1 反転可能な I/O クロック入力 (オプション)
IOCLK1 入力 1 反転可能な I/O クロック入力 (オプション)
ODATAIN 入力 1 OLOGIC または OSERDES からの出力データ入力
RST 入力 1 IODELAY2 をゼロまたは合計周期の 1/2 にリセット
します。 どちらにリセットするかは、RST_VALUE 属性 で指定します。
T 入力 1 トライステート入力信号
TOUT 出力 1 遅延トライステート信号出力
デザインの入力方法
インスタンシエーション 可
推論 不可
CORE Generator™ およびウィザード 可
マクロのサポート 不可
使用可能な属性
属性 タイプ 値 デフォルト 説明
COUNTER_WRAP AROUND
文字列 WRAPAROUND、
STAY_AT_LIMIT
WRAPAROUND タップ設定がインクリメントかデク リメントかにより、タップ カウント が最大値または最小値を超える とビヘイビアを設定。
DATA_RATE 文字列 SDR、DDR SDR シングル データ レートまたはダ
ブル データ レートを指定
DELAY_SRC 文字列 IO、
IDATAIN、
ODATAIN
IO • ODATAIN : 遅延ソースを OSERDES または OLOGIC からのの ODATAIN ピンに 設定します。
• IDATAIN : 遅延ソースを IDATAIN ピン (専用 IOB (P/N) パッドの 1 つ) に設定 します。
• IO : T (トライステート) 入力の 極性に基づいて、信号ソー スが IDATAIN と ODATAIN の間で切り替わります。
IDELAY_MODE 文字列 NORMAL、
PCI
NORMAL この属性を指定または変更しな
いでください。
第 3 章 : デ ザ イ ン エ レ メ ン ト
属性 タイプ 値 デフォルト 説明
IDELAY_TYPE 文字列 DEFAULT、
DIFF_PHASE_
DETECTOR、
FIXED、VARIABLE_FROM_
HALF_MAX、
VARIABLE_FROM_
ZERO
DEFAULT 遅延タイプ。 VARIABLE : ユー ザー キャリブレーション遅延 モード
• DEFAULT : ゼロ ホールド タイムのプログラムに最も近 い物理チップ設定を使用し ます。
• VARIABLE_FROM_ZERO お よ び
VARIABLE_FROM_HALF_
MAX : リセット動作を指定 します。
• DIFF_PHASE_DETECTOR : マスタおよびスレーブ IODELAY2s がカスケードさ れた特殊なモードです。
IDELAY_VALUE 整数 0 ～ 255 0 IDELAY モードでの遅延タップ
値
IDELAY2_VALUE 整数 0 ～ 255 0 IDELAY モードでの遅延タップ
値。 IDELAY_MODE が PCI に 設定されている場合にのみ使 用されます。
ODELAY_VALUE 整数 0 ～ 255 0 ODELAY モードでの遅延タッ
プ値 SERDES_MODE 文字列 NONE、
MASTER、
SLAVE
NONE カスケード接続してデータ幅を
拡張する場合に ISERDES2 をマ スタ モードかスレーブ モードに 設定するかどうかを指定 SIM_TAPDELAY_
VALUE 整数 10 ～ 90 75 シミュレーションのみの属性で、
標準タップ遅延をシミュレーショ ン用に別の設定に変更するこ とができます。
VHDL 記述 (インスタンシエーション)
次の 2 つの構文が存在しない場合はコピーし、エンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- IODELAY2: Input and Output Fixed or Variable Delay Element
-- Spartan-6
-- Xilinx HDL Libraries Guide, version 12.2 IODELAY2_inst : IODELAY2
generic map (
COUNTER_WRAPAROUND => "WRAPAROUND", -- STAY_AT_LIMIT or WRAPAROUND DATA_RATE => "SDR", -- SDR or DDR
DELAY_SRC => "IO", -- IO, ODATAIN or IDATAIN
IDELAY2_VALUE => 0, -- Amount of Input Delay (0-255) IDELAY_MODE => "NORMAL", -- Unsupported
IDELAY_TYPE => "DEFAULT", -- FIXED, DEFAULT, VARIABLE_FROM_ZERO, VARIABLE_FROM_HALF_MAX or
第 3 章 : デザイン エレメント
-- DIFF_PHASE_DETECTOR
IDELAY_VALUE => 0, -- Amount of input delay (0-255) ODELAY_VALUE => 0, -- Amount of output delay (0-255) SERDES_MODE => "NONE", -- NONE, MASTER or SLAVE
SIM_TAPDELAY_VALUE => 75 -- Amount of delay used for simulation in pS )
port map (
BUSY => BUSY, -- 1-bit Busy after CAL
DATAOUT => DATAOUT, -- 1-bit Delayed data output to ISERDES/Input register DATAOUT2 => DATAOUT2, -- 1-bit Delayed data output to general FPGA fabric DOUT => DOUT, -- 1-bit Delayed Data Output to IOB
TOUT => TOUT, -- 1-bit Delayed Tristate Output CAL => CAL, -- 1-bit Initiate calibration input CE => CE, -- 1-bit Enable increment/decrement CLK => CLK, -- 1-bit Clock input
IDATAIN => IDATAIN, -- 1-bit Data Signal from IOB INC => INC, -- 1-bit Increment / Decrement input -- IOCLK0 - IOCLK1: 1-bit (each) I/O Clock inputs
IOCLK0 => IOCLK0, IOCLK1 => IOCLK1,
ODATAIN => ODATAIN, -- 1-bit Output data input from OLOGIC or OSERDES.
RST => RST, -- 1-bit Reset to zero or 1/2 of total period T => T -- 1-bit Tristate input signal
);
-- End of IODELAY2_inst instantiation
第 3 章 : デ ザ イ ン エ レ メ ン ト
Verilog 記述 (インスタンシエーション)
次の 2 つの構文が存在しない場合はコピーし、エンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- IODELAY2: Input and Output Fixed or Variable Delay Element
-- Spartan-6
-- Xilinx HDL Libraries Guide, version 12.2 IODELAY2_inst : IODELAY2
generic map (
COUNTER_WRAPAROUND => "WRAPAROUND", -- STAY_AT_LIMIT or WRAPAROUND DATA_RATE => "SDR", -- SDR or DDR
DELAY_SRC => "IO", -- IO, ODATAIN or IDATAIN
IDELAY2_VALUE => 0, -- Amount of Input Delay (0-255) IDELAY_MODE => "NORMAL", -- Unsupported
IDELAY_TYPE => "DEFAULT", -- FIXED, DEFAULT, VARIABLE_FROM_ZERO, VARIABLE_FROM_HALF_MAX or -- DIFF_PHASE_DETECTOR
IDELAY_VALUE => 0, -- Amount of input delay (0-255) ODELAY_VALUE => 0, -- Amount of output delay (0-255) SERDES_MODE => "NONE", -- NONE, MASTER or SLAVE
SIM_TAPDELAY_VALUE => 75 -- Amount of delay used for simulation in pS )
port map (
BUSY => BUSY, -- 1-bit Busy after CAL
DATAOUT => DATAOUT, -- 1-bit Delayed data output to ISERDES/Input register DATAOUT2 => DATAOUT2, -- 1-bit Delayed data output to general FPGA fabric DOUT => DOUT, -- 1-bit Delayed Data Output to IOB
TOUT => TOUT, -- 1-bit Delayed Tristate Output CAL => CAL, -- 1-bit Initiate calibration input CE => CE, -- 1-bit Enable increment/decrement CLK => CLK, -- 1-bit Clock input
IDATAIN => IDATAIN, -- 1-bit Data Signal from IOB INC => INC, -- 1-bit Increment / Decrement input -- IOCLK0 - IOCLK1: 1-bit (each) I/O Clock inputs
IOCLK0 => IOCLK0, IOCLK1 => IOCLK1,
ODATAIN => ODATAIN, -- 1-bit Output data input from OLOGIC or OSERDES.
RST => RST, -- 1-bit Reset to zero or 1/2 of total period T => T -- 1-bit Tristate input signal
);
-- End of IODELAY2_inst instantiation
詳細情報
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Spartan-6 FPGA SelectIO リソース ユーザー ガイド•
Spartan-6 FPGA データシート : DC 特性およびスイッチ特性第 3 章 : デザイン エレメント