LatticeSC/SCM ファミリ

In document FPGA HW Design GL (Page 32-35)

3.4.1 コンフィグレーション関連のピン処理

LatticeSC/SCMファミリのコンフィグレーション関連ピンの処理について、確認事項を列挙します。

① INITN、PROGRAMN、DONE 各ピンをVCCIO1(と同じ電源)にプルアップ処理する。

② SPIモードではSCK出力はプルダウン処理、SCSN (CSn)出力はプルアップ処理する。

③ スレーブパラレルモードで制御信号線は正しく処理する(CFGIRQ/MPI_IRQ はプルアップ、

CS0Nはプルアップ、CS1はプルダウン)。

④ (他のモードに関しての記述を追加)

⑤ デバッグ時や何らかの問題が発生したときの解析のためにJTAGインターフェイスを介してアク

セスするORCAstraを活用することを推奨する。この場合JTAGチェインの先頭になっているか、

或いはジャンパ設定などでチェインの先頭か単独になるように考慮する。

⑥ JTAGインターフェイスではTMS入力をプルアップ処理、TCK入力をプルダウン処理する(TDI, TDOもプルアップ処理を推奨)。

3.4.2 I/Oポート処理全般

次にLatticeSC/SCMファミリ固有のポート処理全般について、確認事項を列挙します。

① XRESピンに1kΩ +/- 1%の抵抗をグランド間に接続する。

② RESETNピンと、TSALLN(旧名称RDCFGN)ピンはプルアップ処理する。

③ 差動ドライバを使用するバンク毎、DIFFRピンに1kΩ +/- 1%のプルダウン抵抗を接続する(使 用しないバンクではオープンで良い)。なお、LVDS / RSDS差動ドライバはバンク1に配置不可。

True HLVDS / RSDS差動ドライバはバンク4/5に配置不可。

④ バンク1/4/5以外に3.3VのI/O (LVCMOS33)を配置しない。

⑤ LVDS入力をバンク1に配置しない。

⑥ PLLやDLLに用いるクロック信号入力は、PLL_INやDLL_IN、プライマリクロックにはPCLK 入力ピンを使用する。またCLKDIVやPLLとの併用のルールを確認する(TN1098, LatticeSC sysCLOCK PLL/DLL User’s Guide, Table 9参照)。

⑦ SERDES用バイアスを与えるRESP_ULC / RESP_URCピンから4.02kΩ +/- 1%の抵抗をグラ ンドに接続する(LOC は位置を表す。未使用サイドの RESP_xxx ピンはオープンで良い)。但し LatticeSC/SCM15 と LatticeSC/SCM25 の fpBGA900 パッケージでは RESP_xxx ピンと RESPN_xxxピン間に接続する(_ULC/_URC同士)。

⑧ 使用するSERDESクワッドのREFCLKP / REFCLKN入力ピン間直近に100Ωの終端抵抗を接 続する。

⑨ PCI Express 用途では SERDES 用基準クロック (100MHz) を REFCLKP/N 入力ではなく、

FPGAファブリックのPCLKポートからPLLに供給する。

3.4.3 AIL機能の使用

LatticeSC/M には SPI4.2 など で必 須に なる ダイ ナ ミッ クア ライ メント 機 能を 実現 する AIL (Adaptive Input Logic)がPIOに備わっています。種々動作条件・環境の組み合わせによっては誤動作 する可能性があることが報告されています。詳細はLSKK FAEまでお問い合わせ下さい。

3.4.4 SSOとクロストークを考慮したポート配置

SSOについての全般的な推奨や記述は5.3.2項を参照してください。ここではLatticeSC/SCMファ ミリ固有の 注意事項をまとめます (②~④ は TN1114 Electrical Recommendations for Lattice SERDES, pp.4~7参照)。

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① 特性的にはデバイス規模によってやや異なるが fpBGA900  fpBGA256  fpBGA1152

 fpBGA1020の順に特性が良くなる傾向がある。一般的にスルーレートがFastでかつ16mAや 20mAドライブに設定しないことを推奨する。

② VCC12は各アナログ機能ブロックの電源のため、デカップリングを十分に施すことに加えて、SSO 的な配慮も必要である。ボード設計上のヒントがTN1114に記述されている。

③ SERDESを使用する場合、fpBGA256パッケージではバンク1に配置する信号、fpBGA900パッ ケージではバンク1/2/7に配置する信号にはSSO的に条件の悪い出力信号は配置しないようにする。

即ち静的或いは低速の信号や入力信号にし、出力信号を配置せざるを得ない場合はスルーレートを Slowとし、4mAドライブを尐ない本数(8本以下)で、などを配慮する。エミュレートでないTrue の差動タイプであれば出力でも問題ないが、高速信号であるほど避けるのが良いことは変わらない。

④ 同様にSERDESを使用する場合で3Gbps以上の速度の用途では、fpBGA900パッケージ以外の 場合でも、バンク2と7もある程度配慮することを推奨する。

詳細はTN1114、SSOガイドラインドキュメント、本ドキュメント末尾のAppendixなどを参照して

ください。

3.4.5 FPGA廻りの推奨(参考)回路例

以下にSPIモード時の参考外部接続例、PCI Express適用時例などを示します(次版以降追加予定)。 基本的な記述・説明についてはテクニカルノートTN1080(LatticeSC sysCONFIG Usage Guide)を 参照してください。

3-14 LatticeSC/M SPIモードの基本接続例(MPU I/Fはなし)

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図 3-15 LatticeSC/M PCI Expressの基本接続例(SPIモード、MPU I/Fなし)

以下の図は LatticeECP2/M とチェインを組んだ場合の例です。ビットストリームのマージする場合 に、図中脚注のように留意が必要です。

図 3-16 SC/MとECP2/MJTAGチェイン接続例(FPGAはSPIモードとSlave Serialモード)

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