本稿ではラティス PLD 製品をボード実装するにあたり、JTAG チェインを組む場合に留意すべき一 般事項についてまとめます。
① 電源投入時のTAPコントローラは、デバイス内部PORで期待通りに初期化される必要があり ますので、これまで述べているように各供給電源は単調増加で、所定のランプレート/時間を守る 必要があります。
② 基本的にデバイスが多数のチェインや、複数ボードにまたがるチェインは組まないでくださ い。潜在的な問題を誘起することもあり得ますし、またデバッグ時に極めて非効率になります。
③ デバイス総数や配線長、デバイスの供給電圧の組み合わせによってはボード上にバッファを追 加する必要があります。配線が長い場合は特に波形の確認が必須です。場合によってダンピング 抵抗の挿入を推奨します。ラティスでは5個以上のデバイスが接続される場合を目安として、TMS とTCKへのバッファ挿入を推奨しています。またこれらバッファを複数並列に用いて負荷となる デバイスを分割する場合には、不要なタイミングスキューの原因とならないように負荷を均等に します。
④ JTAGポート/機能を使用しない場合でも、推奨回路図例のようにTMSのプルアップ、TCKの プルダウンを強く推奨します。
⑤ 特にTCK は重要な信号です。ノイズが乗ったり、リンギングや波形のあばれがあると誤ラッ チ/ダブルラッチしてしまう可能性があります。ボード上の配線と処理には細心の注意が必要で す。
⑥ チェイン内各デバイスのJTAGインターフェイス電圧が混在する場合、通常は電圧の高いデバ イスをチェインの先頭から接続します。これによりTDO出力が次のデバイスのTDIに正しく認 識されます。勿論3.3Vと1.8Vのデバイスの混在など、電位差が大きい場合はVOH/VOL、VIH/VIL 各値を確認しレベルコンバータを必要に応じて挿入します。特に最後尾のデバイスからのTDOレ ベルとJTAGケーブルが認識できるレベルに留意が必要です。
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6 改訂履歴
表 6-1 改訂履歴 バージョン リリース日 改訂内容
Ver.0.3 2008/7/8 ドラフト版リリース。電源設計要件、I/O 配置ガイドラインが主。
コンフィグレーション部未記述。
Ver.0.4 2008/7/16 POR 要件記述追加、5.2.2 にリップル記述追加、その他など文章全
般をマイナー修正。
Ver.0.5 2008/7/18 5.2.1単調増加の定義記述追加、6消費電流のめやすを追加。
Ver.0.6 2008/08/1 3.1.2、3.2.2に LVCMOS33Dに関する記述を追加。3.1.3 (XP2)、
3.2.3(ECP2/M)のコンフィグレーション関連記述追加（未完成）
Ver.0.7 2008/8/18 各デバイスに推奨回路図を追加。SER追加。XP2/XO消費電力例を
6章付録とし、デカップリングについての記述追加。
Ver.0.81 2008/9/25 全図番の位置を修正。p.18 PLLCAP記述追加。XP2推奨回路図を 全面的に更新。ポート配置に関してクロックポート使用の記述を修 正(XP2)、追加（ECP2/M、SC/M）。5.5にIBIS記述追加。6章 付 録（消費電流目安、電源でカップリング）をAppendix-Bに変更、
同時にチェックリスト、SSO G/L表とECP2M package view添付
（いづれもpdf版のみ）。Ver.0.8(非発行)の文章一部修正 Ver.0.82 2008/9/29 Page-11, Vcc12とVccの電位差の記述を補足追加。
Ver.0.90 2009/2/13 ・3.1.3 XP2コンフィグレーション・ピン記述⑧を修正（削除）。
・図3.5 XP2コンフィグレーション (Background) 削除
・各デバイスのクロック入力に関する注意事項の記述更新・変更
・5.6 JTAGチェイン設計に関するガイドラインを追加
Ver.0.91 2009/3/4 ・SC/Mピン配置、差動ドライバ制約記述修正
・SC/M基本回路例追加
Ver.0.92 2009/6/15 ・2.x.2 各節で単調増加についての補足を追加。
・ECP2M 基本接続回路例の各図で、誤解を避けるため、またより 安全を見込んでSERDES用電源の供給方法を変更（LCフィルタ
リニアレギュレータ）。
・5.3.3 電源フィルタとデカップリング ～ TN1114参照を追記
Ver.0.93 2009/7/14 ・各デバイスの“電源系統と推奨電圧範囲”の一覧表下部の注記に、
PLL、SERDES 系統の電源供給についての記述を更新。リニアレ
ギュレータ推奨と明記。
・参考回路図例、XP2 は全て PLL電源をリニアレギュレータに変 更。ECP2MもSERDESとPLL電源を同様に変更し、スレーブ構 成でのCCLKにプルダウン抵抗を追加。SC/MもSERDES系をリ ニアレギュレータに変更
・参考回路図例、ECP2MにFPGAローダ例を追加
・XOピン処理に関する注意事項を追加（3.5.1）
Ver.1.0 2009/07/28 正規版（除く ECP3）。チェックシート、SSO GLにリンク。
Ver.1.1 2009/10/30 ・ECP3を各項目に追加・更新。
・各デバイスのピン処理章内で各節の順序を変更し、コンフィグレー ション関連の節を先頭に移動。
・3.3.2 ECP2/M IOポート処理；ECP2-70/fpBGA672のSPLL入 力について注意点を追記
・3.4.3 AIL記述追加
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