FPGA HW Design GL

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- 1 -

Lattice FPGA 実装設計と

ボード設計の

ガイドライン

Ver.1.1f

本ドキュメントは主にラティス代理店

FAE を対象としています

(2)

- 2 - 目 次

1

はじめに

··· 5

2

Lattice FPGA 各ファミリの電源設計要件 ··· 6

2.1 LatticeECP3 ファミリ ... 6 2.1.1 電源系統と推奨電圧範囲 ... 6 2.1.2 電源のランプレート(傾き)、立ち上がり時間 ... 6 2.1.3 パワーオンリセット(デバイス内部)用の電圧検出閾値 ... 7 2.1.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 ... 7 2.1.5 電源シーケンス ... 7 2.2 LatticeXP2 ファミリ ... 8 2.2.1 電源系統と推奨電圧範囲 ... 8 2.2.2 電源のランプレート(傾き)、立ち上がり時間 ... 8 2.2.3 パワーオンリセット(デバイス内部)用の電圧検出閾値 ... 8 2.2.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 ... 9 2.2.5 電源シーケンス ... 9 2.3 LatticeECP2/M ファミリ ... 10 2.3.1 電源系統と推奨電圧範囲 ... 10 2.3.2 電源のランプレート(傾き)、立ち上がり時間 ... 10 2.3.3 パワーオンリセット(デバイス内部)用の電圧検出閾値 ... 10 2.3.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 ... 11 2.3.5 電源シーケンス ... 11 2.4 LatticeSC/SCM ファミリ ... 12 2.4.1 電源系統と推奨電圧範囲 ... 12 2.4.2 電源のランプレート(傾き)、立ち上がり時間 ... 12 2.4.3 パワーオンリセット(デバイス内部)用の電圧検出閾値 ... 12 2.4.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 ... 13 2.4.5 電源シーケンス ... 13 2.5 MachXO ファミリ ... 16 2.5.1 電源系統と推奨電圧範囲 ... 16 2.5.2 電源のランプレート(傾き)、立ち上がり時間 ... 16 2.5.3 パワーオンリセット(デバイス内部)用の電圧検出閾値 ... 16 2.5.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 ... 17 2.5.5 電源シーケンス ... 17

3

Lattice FPGA 各ファミリ固有の電源設計以外のガイドライン18

3.1 LatticeECP3 ファミリ ... 18

(3)

- 3 - 3.1.1 コンフィグレーション関連のピン処理 ... 18 3.1.2 I/O ポート処理全般 ... 18 3.1.3 SSO やクロストークを考慮したポート配置 ... 19 3.1.4 LVCMOS ドライバ出力と PCB 配線のデザイン ... 19 3.1.5 SERDES リセットシーケンス要件 ... 19 3.1.6 FPGA 廻りの推奨(参考)回路例 ... 20 3.2 LatticeXP2 ファミリ ... 21 3.2.1 コンフィグレーション関連のピン処理 ... 21 3.2.2 I/O ポート処理全般 ... 21 3.2.3 SSO やクロストークを考慮したポート配置 ... 21 3.2.4 FPGA 廻りの推奨(参考)回路例 ... 22 3.3 LatticeECP2/M ファミリ ... 24 3.3.1 コンフィグレーション関連のピン処理 ... 24 3.3.2 I/O ポート処理全般 ... 25 3.3.3 SSO とクロストークを考慮したポート配置 ... 26 3.3.4 FPGA 廻りの推奨(参考)回路例 ... 26 3.4 LatticeSC/SCM ファミリ ... 32 3.4.1 コンフィグレーション関連のピン処理 ... 32 3.4.2 I/O ポート処理全般 ... 32 3.4.3 SSO とクロストークを考慮したポート配置 ... 32 3.4.4 FPGA 廻りの推奨(参考)回路例 ... 33 3.5 Mach XO ファミリ ... 35 3.5.1 コンフィグレーション関連のピン処理 ... 35 3.5.2 I/O ポート処理全般 ... 35

4

推奨

FPGA 設計フロー ··· 36

4.1.1 ラティス推奨の基本的な FPGA 設計フロー ... 36

5

各設計要件・ガイドラインの補足・背景説明など ··· 37

5.1 概要 ... 37 5.2 I/O ポート配置ガイドライン ... 37 5.2.1 基本的な考慮事項 ... 37 5.2.2 SSO の観点からの I/O ポート配置 ... 38 5.3 電源設計に関して ... 40 5.3.1 単調増加 ... 40 5.3.2 初期化電流(突入電流、コンフィグレーション時電流) ... 41 5.3.3 電源フィルタとデカップリング ... 41 5.3.4 消費電力見積もりの意義 ... 42

(4)

- 4 - 5.3.5 デバイス/パッケージ熱モデルに関して ... 42 5.3.6 パワーカリキュレータとその活用 ... 43 5.4 SEU と SED マクロ ... 43 5.5 IBIS モデル ... 45 5.6 JTAG チェイン設計に関する一般的なガイドライン ... 46

6

改訂履歴 ··· 47

7

Appendix ··· 49

7.1 Appendix-A PCB 設計チェックリスト ... 49 7.2 Appendix-B 消費電流と使用環境のめやす ... 53 7.2.1 LatticeXP2 ... 53 7.2.2 MachXO ... 55 7.3 Appendix-C 電源デカップリングの基礎的理解 ... 57

7.4 Appendix-D バンクベースの SSO ガイドライン(Rev.1.0) ... 59

7.5 Appendix-E LatticeECP2M の留意すべきピン ... 60

略 語

EBR Embedded Block RAM(組み込みブロック RAM/メモリ)

ESR Effective Series Resistance(等価直列抵抗) IBIS I/O Buffer Information Specification

I/F Interface

MTBF Mean Time Between Failure

MTBFF Mean Time Between Functional Failure OBP On Board Power supply(オンボード電源) PCB Printed Circuit Board

POL Point Of Load(特定デバイス用に配置されるオンボード電源)

POR Power On Reset(パワーオンリセット)

SED Soft Error Detection(ソフトエラー検出) SER Soft Error Rate(ソフトエラー率)

SEU Single Event Upset(ソフトエラー[によるビット]反転)

SSN Simultaneous Switching Noise(同時スイッチングノイズ) SSO Simultaneous Switching Output(同時スイッチング出力) WC Worst Case

定 義

アサート;信号が有効論理レベルに遷移する(High Active では High、Low Active では Low) ネゲート;信号が無効論理レベルに遷移する(High Active では Low、Low Active では High)

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- 5 -

1 はじめに

本ユーザーズガイドは、ラティスの FPGA を実装するプリント基板(PCB)やシステムを設計する 場合に焦点を当てて、要点・諸要件をまとめたものです。主な対象者は代理店 FAE とし、お客様の技 術サポート時の一助として活用されることを想定しています。特記する主な項目は以下の通りです。 ■ 電源設計 電源シーケンス/ランプレート、パワーオンリセット、初期時電流

■ I/O ポート配置 高速I/O の配置、同時スイッチング出力(SSO)など

■ コンフィグレーション 推奨回路例など 2 章は各デバイスファミリの電源設計要件をまとめています。3 章はピン配置など、ファミリ固有の 考慮すべき事項・ガイドラインをリストアップしています。4 章と 5 章では、ラティスの推奨する FPGA 設計手順を示すと共に、各項目毎にそれら設計要件の背景となっている考え方や補足説明を記述しま す。 なお、本ドキュメントは各デバイスのデータシート(DS)と下記テクニカルノート(TN)をベースとし、 必要に応じてその他関連 TN・資料を参照し、かつ独自に内容を拡充したものです。それらについては 随時、言及するものとしますが、併せてご一読されることを勧めます。

★ 共通 TN1068 Power Decoupling and Bypass Filtering for

Programmable Devices

TN1114 Electrical Recommendations for Lattice SERDES ★ LatticeECP3 DS1021 LatticeECP3 Family Data Sheet

TN1189 Hardware Checklist

★ LatticeXP2 DS1009 LatticeXP2 Family Data Sheet TN1143 Hardware Checklist

★ LatticeECP2/M(含 S version) DS1006 LatticeECP2/M Family Data Sheet TN1162 Hardware Checklist

TN1159 Pin Assignment Recommendations ★ LatticeSC/SCM DS1004 LatticeSC/M Family Data Sheet

TN1167 Hardware Checklist

TN1101 Power Estimation and Management for LatticeSC Devices

★ MachXO DS1002 MachXO Family Data Sheet

なお、本ドキュメントで言及する日本語版各種ユーザーズガイドなどは以下から入手可能です。 http://www.latticesemi.co.jp/docs/index.html

(6)

- 6 -

2 Lattice FPGA 各ファミリの電源設計要件

2.1 LatticeECP3 ファミリ 2.1.1 電源系統と推奨電圧範囲 LatticeECP3 ファミリの動作に必要な電源系統は表 2-1の通りです(参照電圧 VREFと終端電圧VTT は除く)。

表 2-1 電源系統と電圧値(DS1021, p.3-1, Recommended Operating Conditions 参照)

電 源 推奨電圧 [V] 記 述

VCC 1.2V ± 5% FPGA コア用電源

VCCAUX 3.3V ± 5% 補助電源(各種基準電源)、SERDES 終端抵抗など

VCCPLL [L,R] 3.3V ± 5% FPGA ファブリック内蔵 PLL 用電源

VCCIO 1.2/1.5/1.8/2.5/3.3V±5% 各 I/O バンク毎の電源。バンクは 0~3, 6~8。

VCCJ 1.2/1.5/1.8/2.5/3.3V±5% JTAG I/F (TAP コントローラ) 用電源

SERDES 部 VCCA 1.2V ± 5% PLL と基準クロック用バッファ、トランシーバの電 源 VCCIB 1.2V±5%、1.5V±5% 入力バッファ用電源。未使用チャネルはオープン VCCOB 1.2V±5%、1.5V±5% 出力バッファ用電源。未使用チャネルはオープン 注:① VCCIOまたはVCCJが1.2V の場合は VCCと同じ電源に、或いは3.3V の場合は VCCAUXと 同じ電源にそれぞれ接続すること ② VCCPLLはリニアレギュレータを用いてリップルを適切に除去することを強く推奨。PLL 未使用時も電源を供給する必要があるが、この場合はVCCAUXと同じ電源から供給も可。 ③ SERDES 用の VCCAは供給元にリニアレギュレータを用いてかつLC フィルタを用いる など、リップルを適切に除去することを強く推奨。VCCIBと VCCOBにはチャネル毎に LC フィルタを用いる事を推奨。

④ 未使用チャネルの VCCIBとVCCOB、及びHDINP/N, HDOUTP/N はオープンとする。

⑤ VCCIBやVCCOBに1.5V で使用し、かつ電源を供給する場合は常に VCCAにも1.2V を供給

すること。 ⑥ I/O バンク 8 は主にコンフィグレーション関連ピンのバンク。 2.1.2 電源のランプレート(傾き)、立ち上がり時間 電源投入後に着目している供給電源が有効レベルに至るまでの傾き、または時間に対する項目です。 LatticeECP3 では以下を守ることを推奨します。なお、VCCと VCCAUXは単調増加でなければなりませ ん(必須。単調増加については5.3.1を参照)。 表 2-2 電源ランプレート・立ち上がり時間要件 電 源 条 件 最尐有効電圧に達するまでの電源要件 VCCAUX 0 ~ 3.3V、ほぼ線形に増加する場合 立ち上がり時間100usec ~ 100msec 0 ~ 3.3V、非線形に増加する場合 立ち上がりレートが最大30mV/usec VCC 0 ~ 1.2V 立ち上がり時間100usec ~ 100msec

VCCA ,VCCIO8 0 ~ 規定値 立ち上がり時間100usec ~ 100msec

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2.1.3 パワーオンリセット(デバイス内部)用の電圧検出閾値

FPGA 内部にはコンフィグレーション制御回路や各ハードウェアを初期化するための制御信号であ

るパワーオンリセット(POR)があります。VCCとVCCAUX両電源がPOR に関与しており、電源オン時の

過渡状態では検出閾値が以下の表のようになります。前項で示したランプタイム要件と単調増加である ことを共に満たした上での最悪値です。 表 2-3 パワーオンリセット電圧閾値 電 源 条 件 電圧閾値 VCCAUX 表 2-2のランプ要件下、 かつ単調増加 3.05V 以下 VCC 1.05V 以下 VCCIO8 0.8V 以下 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない

POR は VCCとVCCAUX電源が全てそれぞれの閾値以上になると最悪でもPOR がオフになり(解除さ

れ)ますが、一方でもこの条件を満たさないと内部リセットがかかったままの可能性があります。最悪 という意味は、プロセスバラつきなどで検出電圧が異なる場合でも、回路動作の実力としてはこれ以上 の電圧でPOR がオフになることはないということです。POR がオンの状態ではコンフィグレーション は開始されません。VCCIO8は POR 回路に直接関与しているのではなく、コンフィグレーション関連ピ ンがバンク8 であることから、プルアップされた PROGRAMN ピンなどが有意の電圧になる必要があ るための要件です。 通常動作電位からこれら電源がオフに移行する際は、検出閾値にヒステリシスを持たせていますの で、いずれも本表に示す値より低い電圧値で POR がオンします。しかし、電源状態を監視し、瞬断な どの異常か発生したかどうかを判断する場合の目安としては、本表の値を用いることを推奨します。こ の場合の対応については次項で記述します。 2.1.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 デバイスが動作中にVCCや VCCAUX電源が瞬断などで一時的に低下した場合、或いは意図的にオフと オンの操作/制御(パワーサイクリング)をする場合の要件です。電源が復帰した後の動作(再コンフィ グレーション)を確実にするため、本表の残留電圧値以下にする事を推奨します。 表 2-4 パワーサイクリング時の推奨最低電圧値 電 源 条 件 最低残留電圧値 [V] VCC、VCCAUX 表 2-2の ランプ要件下 1usec 以上の時間にわたり VCCが0.5V 以下、または VCCAUXが2.0V 以下となること 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 2.1.5 電源シーケンス これは複数系統を必要とする供給電源が有効レベルに達する(パワーアップ)順序、もしくは電源オ フ(パワーダウン)時の順序についての要件です。 LatticeECP3 では特に守らなければならないシーケンス要件はありませんが、デバイスとしての突入 電流を最小にするという意味で、以下を推奨します。

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2.2 LatticeXP2 ファミリ 2.2.1 電源系統と推奨電圧範囲

LatticeXP2 ファミリの動作に必要な電源系統は表 2-1の通りです(参照電圧 VREFは除く)。

表 2-5 電源系統と電圧値(DS1009, p.3-1, Recommended Operating Conditions 参照)

電 源 推奨電圧 [V] 記 述

VCC 1.2V ± 5% FPGA コア用電源

VCCAUX 3.3V ± 5% 補助電源(各種基準電源)

VCCPLL 3.3V ± 5% 内蔵PLL 用電源。TQFP/PQFP パッケージのみ

VCCIO 1.2/1.5/1.8/2.5/3.3V±5% 各 I/O バンク毎の電源。バンクは 0~7

VCCJ 1.2/1.5/1.8/2.5/3.3V±5% JTAG I/F (TAP コントローラ) 用電源

注:① VCCIOまたはVCCJが1.2V の場合は VCCと同じ電源に、3.3V の場合は VCCAUXと同じ

電源にそれぞれ接続すること

② VPLLはリニアレギュレータを用いてリップルを適切に除去すること。PLL 未使用時

も電源を供給する必要があるが、VCCAUXと同じ電源から供給しても可。

③ 外部 SPI フラッシュ使用時はその電源と I/O バンク7の VCCIOを同じ電圧とする

2.2.2 電源のランプレート(傾き)、立ち上がり時間 電源投入後に着目している供給電源が有効レベルに至るまでの傾き、または時間に対する項目です。 LatticeXP2 では以下を守ることを推奨します。なお、VCCとVCCAUXは単調増加でなければなりません(必 須。単調増加については5.3.1を参照)。 表 2-6 電源ランプレート・立ち上がり時間要件 電 源 条 件 最尐有効電圧に達するまでの電源要件 VCCAUX 0 ~ 3.3V、ほぼ線形に増加する場合 立ち上がり時間100usec ~ 100msec 0 ~ 3.3V、非線形に増加する場合 立ち上がりレートが最大30mV/usec VCC 0 ~ 1.2V 立ち上がり時間100usec ~ 100msec その他 0 ~ 規定値 立ち上がり時間100usec ~ 100msec 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 2.2.3 パワーオンリセット(デバイス内部)用の電圧検出閾値 FPGA 内部にはコンフィグレーション制御回路や各ハードウェアを初期化するための制御信号であ

るパワーオンリセット(POR)があります。VCCとVCCAUX両電源がPOR に関与しており、電源オン時の

過渡状態では検出閾値が以下の表のようになります。前項で示したランプタイム要件と単調増加である ことを共に満たした上での最悪値です。 表 2-7 パワーオンリセット電圧閾値 電 源 条 件 電圧閾値 VCCAUX 表 2-2のランプ要件下、 かつ単調増加 2.9V 以下 VCC 1.05V 以下 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない

POR は VCCとVCCAUX電源が全てそれぞれの閾値以上になると最悪でもPOR がオフになり(解除さ

れ)ますが、一方でもこの条件を満たさないと内部リセットがかかったままの可能性があります。最悪 という意味は、プロセスバラつきなどで検出電圧が異なる場合でも、回路動作の実力としてはこれ以上

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- 9 - の電圧でPOR がオフになることはないということです。POR がオンの状態ではコンフィグレーション は開始されません。 通常動作電位からこれら電源がオフに移行する際は、検出閾値にヒステリシスを持たせていますの で、いずれも本表に示す値より低い電圧値で POR がオンします。しかし、電源状態を監視し、瞬断な どの異常か発生したかどうかを判断する場合の目安としては、本表の値を用いることを推奨します。こ の場合の対応については次項で記述します。 2.2.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 デバイスが動作中にVCCや VCCAUX電源が瞬断などで一時的に低下した場合、或いは意図的にオフと オンの操作/制御(パワーサイクリング)をする場合の要件です。電源が復帰した後の動作(再コンフィ グレーション)を確実にするため、本表の残留電圧値以下にする事を推奨します。 表 2-8 パワーサイクリング時の推奨最低電圧値 電 源 条 件 最低残留電圧値 [V] VCC、VCCAUX 表 2-2のランプ要件下 VCCが0.3V 以下、または VCCAUXが1.0V 以下 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 2.2.5 電源シーケンス これは複数系統を必要とする供給電源が有効レベルに達する(パワーアップ)順序、もしくは電源オ フ(パワーダウン)時の順序についての要件です。 LatticeXP2 では特に守らなければならないシーケンス要件はありませんが、データシートでは参考 として以下のような電源投入順序を推奨しています(page2-35 Typical sysIO I/O Behavior During Power-up)。 VCCIO  VCCAUXとVCCを(ほぼ)同時 この背景はつぎの通りです。通常動作として、FPGA はコンフィグレーションが完了するまでに、I/O をハイインピーダンス状態に制御し、その後解放してユーザ設定の動作を開始します。VCCAUXとVCC が 先に立ち上がって内部コンフィグレーションが完了した後に VCCIO が立ち上がると、そのバンク内の I/O はハイインピーダンス制御が解除された状態でユーザモードに遷移することになります。その際に インターフェイスしているデバイスの信号線のステートや設計によってはコンテンション(競合)を起 こしたり、出力レベルが不確定になる(変動する)可能性があります。 本推奨の順序では、VCCIOが立ち上がるまでハイインピーダンス(論理的には High レベル)に保持 でき、その後供給される VCCAUXと VCCによってコンフィグレーションが開始されますので、完了まで High 状態が維持できます。従って、インターフェイスしているデバイスとの関係で問題になる可能性 が最も尐ないと考えられます。 パワーダウンの場合もシーケンスとしての制約はありませんが、VCCIOを初めにオフにし、その後 VCCAUXとVCCをオフにすることが望ましいとしています。

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2.3 LatticeECP2/M ファミリ 2.3.1 電源系統と推奨電圧範囲

LatticeECP2/M 全ファミリの動作に必要な電源系統は表 2-9の通りです(参照電圧 VREFは除く)。

表 2-9 電源系統と電圧値(DS1006, p.3-1, Recommended Operating Conditions 参照)

電 源 推奨電圧 [V] 記 述

VCC 1.2V ± 5% FPGA コア用電源

VCCAUX 3.3V ± 5% 補助電源(各種基準電源)

VCCPLL 1.2V ± 5% FPGA ファブリック内蔵 PLL 用電源

VCCIO 1.2/1.5/1.8/2.5/3.3V±5% 各 I/O バンク毎の電源。バンクは 0~8

VCCJ 1.2/1.5/1.8/2.5/3.3V±5% JTAG I/F (TAP コントローラ) 用電源

LatticeECP2M/ECP2MS のみ適用(SERDES 部) VCCAUX33 3.3V ± 5% 終端抵抗切り替え用電源 VCCP 1.2V ± 5% PLL と基準クロック用バッファの電源 VCCRX 1.2V ± 5% レシーバ用電源 VCCTX 1.2V ± 5% トランシーバ用電源 VCCIB 1.2V±5%、1.5V±5% 入力バッファ用電源。未使用チャネルはオープン VCCOB 1.2V±5%、1.5V±5% 出力バッファ用電源。未使用チャネルはオープン 注:① VCCIOまたはVCCJが1.2V の場合は VCCと同じ電源に、また3.3V の場合は VCCAUXと 同じ電源にそれぞれ接続すること。 ② VCCPLL はリニアレギュレータを用いてリップルを適切に除去することを強く推奨。 PLL 未使用時も電源を供給する必要があるが、この場合は VCCと同じ電源から供給も 可。 ③ SERDES クワッド毎のVCCRXとVCCTX及びVCCPは使用するしないに拘わらず与える。 供給元にはリニアレギュレータを用いて、LC フィルタを各チャネル毎に用いるなど、 リップルを適切に除去することを強く推奨。

④ SPI / SPIm モードでは I/O バンク 8 の VCCIOはSPI フラッシュメモリの電源と同じ

電圧とする。 2.3.2 電源のランプレート(傾き)、立ち上がり時間 LatticeECP2/M ファミリでは以下を守ることを推奨します。なお VCCとVCCAUXは単調増加でなけれ ばなりません(必須。単調増加については5.3.1を参照)。 表 2-10 電源ランプレート・立ち上がり時間要件 電 源 条 件 最尐有効電圧に達するまでの電源要件 VCCAUX 0 ~ 3.3V、ほぼ線形に増加する場合 立ち上がり時間100usec ~ 100msec 0 ~ 3.3V、非線形に増加する場合 立ち上がりレートが最大30mV/usec VCC 0 ~ 1.2V 立ち上がり時間100usec ~ 100msec その他 0 ~ 規定値 立ち上がり時間100usec ~ 100msec 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 2.3.3 パワーオンリセット(デバイス内部)用の電圧検出閾値 前章LatticeXP2 と同様に、電源オン時の過渡状態では POR 検出閾値が表 2-11のようになります。

LatticeECP2/M ファミリでも VCCとVCCAUX両電源がPOR に関与しており、前項で示したランプ要件

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- 11 - 表 2-11 パワーオンリセット電圧閾値 電 源 条 件 電圧閾値 VCCAUX 表 2-10のランプ要件 下、かつ単調増加 2.90V 以下 VCC 1.0V 以下 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない

POR はVCCとVCCAUX電源が全てそれぞれの閾値以上になると最悪でもPOR がオフになり(解除さ

れ)ますが、一方でもこの条件を満たさないと内部リセットがかかったままの可能性があります。最悪 という意味は、プロセスバラつきなどで検出電圧が異なる場合でも、回路動作の実力としてはこれ以上 の電圧でPOR がオフになることはないということです。POR がオンの状態ではコンフィグレーション は開始されません。 通常動作電位からこれら電源がオフに移行する際は、検出閾値にヒステリシスを持たせていますの で、いずれも本表に示す値より低い電圧値で POR がオンします。しかし、電源状態を監視し、瞬断な どの異常か発生したかどうかを判断する場合の目安としては、本表の値を用いることを推奨します。こ の場合の対応については次項で記述します。 2.3.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 デバイスが動作中にVCCや VCCAUX電源が瞬断などで一時的に低下した場合、或いは意図的にオフと オンの操作/制御(パワーサイクリング)をする場合の要件です。電源が復帰した後の動作(コンフィグ レーション)を確実にするため、本表の残留電圧値以下にする事を推奨します。 表 2-12 パワーサイクリング時の推奨最低電圧値 電 源 条 件 最低残留電圧値 [V] VCC、VCCAUX 表 2-10のランプ要件下 VCCが0.3V 以下、または VCCAUXが1.0V 以下 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 2.3.5 電源シーケンス 注意事項が2 点あります。 ① バンク 8 にはコンフィグレーション関連の I/O ピンがありますが、特に CFG[2:0]、INITN、 PROGRAMN、DONE 各ピンはデバイスが立ち上がった時点で適切なロジックレベルに達してい る必要があります。CFG は High/Low 共にあり得ますが、通常 INITN、PROGRAMN、DONE は VCCIO8と同じ電源にプルアップ処理をします。この際にVCCIO8がVCCAUXやVCCよりも同時か先に

立ち上がるようにしなければなりません。

② LatticeECP2S/ECP2MS では“VCCAUX が立ち上がる前に VCCが1.14V 以上に達していること”

を確実にする必要があります(Data Sheet, page3-1)。LatticeECP2/M ではこのような要件はあり ません。

LatticeXP2 と同様にデータシートでは参考として以下のような推奨する電源投入順序を明記してい ます(Data Sheet, page2-42 Typical sysIO I/O Behavior During Power-up)。

VCCIO  VCCAUXとVCCを(ほぼ)同時

パワーダウンの場合もシーケンスとしての制約はありませんが、VCCIOを始めにオフにし、その後

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2.4 LatticeSC/SCM ファミリ 2.4.1 電源系統と推奨電圧範囲

LatticeSC/SCM ファミリの動作に必要な電源系統は表 2-13の通りです(参照電圧 VREFは除く)。

表 2-13 電源系統と電圧値(DS1004 page 3-1, Recommended Operating Conditions 参照)

電 源 推奨電圧 [V] 記 述 VCC 1.0V ~ 1.2V ± 5% FPGA コア用電源 VCCAUX 2.5V ± 5% 補助電源(各種基準電源) VCC12 1.2V ± 5% コンフィグレーション用、FPGA コアの PLL、 SERDES の PLL などの電源 VCCIO1/4/5 1.2/1.5/1.8/2.5/3.3V±5% バンク 1, 4, 5 の各 I/O 電源 VCCIO2/3/6/7 1.2/1.5/1.8/2.5V±5% バンク2, 3, 6, 7 の各 I/O 電源

VCCJ 1.8V - 5% ~ 3.3V + 5% JTAG I/F (TAP コントローラ) 用電源

VTT 0.5V ~ VCCAUX -0.5V 並列終端用バイアス。VCMT使用時や未使用バンク ではオープン SERDES 部用電源 VDDAX25 2.5V ± 5% 終端抵抗切り替え用電源 VDDIB 1.2V±5%、1.5V±5% 入力バッファ用電源。未使用チャネルはオープン VDDOB 1.2V±5%、1.5V±5% 出力バッファ用電源。未使用チャネルはオープン 注:① VCCIOやVCCJが2.5V の場合は VCCAUXと同じ電源に接続すること。 ② VCCが1.2V の場合は VCC12との間に電圧差に注意。2.4.5を参照。 ③ VCC12はリニアレギュレータを用いてリップルを適切に除去することを強く推奨。

④ SERDES 入出力バッファ用の VDDIBとVDDOBはVCC12と同じソースからLC フィルタを

各チャネル毎に用いて供給するなど、リップルを適切に除去することを推奨。 ⑤ I/O バンク 1 の VCCIOは外部コンフィグレーション用デバイスの電源と同じ電圧とする。 2.4.2 電源のランプレート(傾き)、立ち上がり時間 電源投入後に着目している供給電源が有効レベルに至るまでの傾き、または時間が本要件です。 LatticeSC/SCM では以下を守ることを推奨します。なお、2.3.4 項で述べるように各電源は立ち上がり 時に単調増加でなければなりません(必須。単調増加については5.3.1を参照)。 表 2-14 電源ランプレート・立ち上がり時間要件 電 源 条 件 最尐有効電圧に達するまでの電源要件 VCCAUX 、 VCCIO 0 ~ 3.3V、ほぼ線形に増加する場合 立ち上がり時間100usec ~ 75msec 0 ~ 3.3V、非線形に増加する場合 立ち上がりレートが最大30ms/V VCC 0 ~ 1.2V 立ち上がり時間100usec ~ 75msec

その他 0 ~ 規定値 なし(VCC12/VCCJ/VDDIB/VDDOB/VDDAU25/VTT)

注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない

2.4.3 パワーオンリセット(デバイス内部)用の電圧検出閾値

前章までのデバイスと同様に、電源オン時の過渡状態ではPOR 検出閾値が以下の表のようになりま

す。LatticeSC/SCM ファミリでは VCCとVCCAUX両電源以外にもPOR に関与する電圧があります。前

(13)

- 13 - POR は各電源が全てそれぞれの閾値以上になると最悪でもPOR がオフになり(解除され)ますが、 いずれかがこの条件を満たさないと内部リセットがかかったままの可能性があります。最悪という意味 は、プロセスバラつきなどで検出電圧が異なる場合でも、回路動作の実力としてはこれ以上の電圧で POR がオフになることはないということです。POR がオンの状態ではコンフィグレーションは開始さ れません。 表 2-15 パワーオンリセット電圧閾値 電 源 条 件 電圧閾値 VCCAUX 表 2-14のランプ要件下、 かつ単調増加 1.6V 以下 VCC 0.7V 以下 VCC12 0.7V 以下 VCCIOX (x: 1-7) 0.5V 以下 VCCJ 0.5V 以下 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 通常動作電位からこれら電源がオフに移行する際は、検出閾値にヒステリシスを持たせていますの で、いずれも本表に示す値より低い電圧値で POR がオンします。しかし、電源状態を監視し、瞬断な どの異常か発生したかどうかを判断する場合の目安としては、本表の値を用いることを推奨します。こ の場合の対応については次項で記述します。 2.4.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 デバイスが動作中にVCCや VCCAUX電源が瞬断などで一時的に低下した場合、或いは意図的にオフと オンの操作/制御(パワーサイクリング)をする場合の要件です。電源が復帰した後の動作(コンフィグ レーション)を確実にするため、本表の残留電圧値以下にする事を推奨します。 表 2-16 パワーサイクリング時の推奨最低電圧値 電 源 条 件 最低残留電圧値 [V] VCC、VCCAUX 表 2-14のランプ要件下 VCCが0.35V 以下、または VCCAUXが0.50V 以下 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 2.4.5 電源シーケンス LatticeSC/SCM の各供給電源の立ち上がり時に関しては、基本的な要件が①~③になります。また 供 給 電 源 値 や 用 途 に よ っ て は ④ ~ ⑤ の よ う な 注 意 事 項 が あ り ま す 。( デ ー タ シ ー ト DS1004, page2-33/3-1、DS1005、pp.2-37~2-38) ① VCC、VCC12、VCCAUX、VCCIO、VCCJが全て単調増加であること(コンフィグレーションが開始さ れる条件は、VCC≧0.5V、VCC12≧0.5V、VCCAUX≧1.0V、全 VCCIO≧0.5V、VCCJ≧0.5V、の全てが 満たされること)。 ② 立ち上がりから推奨動作条件の最小値に達するまでの時間が 75ms 以下であること これが守られないとコンフィグレーションが完了しない可能性があります(実力的には 100ms 程度まで余裕があります)。TN1101 pp.8-1~8-2 を参照願います。 ③ VCC電源遷移時やVCCを1.0V で使用する(VCC≠VCC12)場合  VCC12はVCCに対して常に等しいか高い電圧値であること。VCC12が低い場合でも最大150mV 以下であること(TN1101, page 8-2)。 VCCを 1.2V で使用する場合でも、電源の立ち上がりや立ち下がりなど電圧が遷移する期間に この条件を満たす事が必要です。また LatticeSC/SCM は消費電力を低減するために、FPGA

(14)

- 14 -

動作周波数がそれほど高くない場合、コア電圧VCCを1.0V±5%で使用することができます。

この場合、常時これが守られないとその期間過大な電流が流れる可能性があります。 ④ VCCIOが1.2V/1.5V/1.8V の場合

 VCCIOはVCCAUXよりも後に立ち上がること(遷移時にVCCAUXがVCCIOより常に高い)

これが守られないと、該当するVCCIO電位がVCCAUXに引っ張られ(高くなり)、電源が立ち上

がったあとでもVCCIO電源の電流供給能力によっては本来より多い電流(数百mA 程度)が流

れる可能性があります。

⑤ SERDES 使用時に VDDIBとVDDOBを1.5V とする場合、1.5V が供給されている場合は常に 1.2V

系にも電源が供給されていること。立ち上がり・立ち下がりの過渡時は問わないが、長時間 1.5V

が供給されてかつ1.2V 系に供給されない状態にならないこと。

SERDES 関連の電源に関しては、表 2-8 に記した通り VCC12とVDDAX25には常時供給し、VDDIBとVDDOB

は使用するチャネルのみに供給します。使用しないチャネルの VDDIBとVDDOB端子には、電源を供給 しても問題はありませんがオープンにすることを推奨します。 パワーダウン(電源の立ち下がり)時の場合、以下のような要件・推奨があります。 ⑥ VCC、VCC12、VCCAUX、VCCIO、VCCJが全て単調減尐であること。 ⑦ VCC12、VCCIO、VCCJがオフになる前にVCCが0.5V 以下、かつ VCCAUXが0.95V 以下になっている こと。VCCとVCC12は同時でも構わないが、③の条件のように先に低下しないこと。 ⑧ VCCIOが3.3V の場合(バンク 1/4/5)、VCCAUXより低くならないこと。 ⑨ I/O のステートが任意で良い場合、その他に順序の制約はないが、単調減尐しつつ 200ms 以内に GND レベルまで降下することを推奨する。中間電位に相当時間滞留するような場合、やや大きい 電流が流れる可能性がある。 なお、ラティスではLatticeSC/SCM の電源設計として、パワーマネージャの併用を推奨しています。 これにより上記の種々要件を確実にかつ容易に満たすことが可能になります。以下にその例としてパ ワーマネージャ2、pacPOWR1014 を使用した場合の例を示します。

(15)

- 15 -

(16)

- 16 -

2.5 MachXO ファミリ

2.5.1 電源系統と推奨電圧範囲

MachXO にはコアロジック電源用に内部レギュレータを内蔵している C バージョンと、内蔵しない E バージョンがあります。MachXO ファミリの動作に必要な電源系統は表 2-17の通りです。

表 2-17 電源系統と電圧値(DS1002, p.3-1, Recommended Operating Conditions 参照)

電 源 推奨電圧 [V] 記 述 VCC 1.2V ± 5% E バージョン FPGA コア用電源 1.8V - 5% ~ 3.3V + 5% C バージョン FPGA コア用電源 VCCAUX 3.3V ± 5% 補助電源(各種基準電源) VCCIO 1.2/1.5/1.8/2.5/3.3V±5% 各 I/O バンク毎の電源。バンクは 0~7 注:① VCCIOやVCCは同じ電源電圧になる場合、同一の電源ソースから供給する。例えばVCCIC とVCCが1.2V の場合は同一電源に、或いは 3.3V の場合は VCCAUXと同一電源にそれぞれ接 続すること。 2.5.2 電源のランプレート(傾き)、立ち上がり時間 電源投入後に着目している供給電源が有効レベルに至るまでの傾き、または時間が本要件です。 MachXO では表 2-18を守ることを推奨します。なお、で述べるように各電源は立ち上がり時に単調増 加でなければなりません(必須。単調増加については5.3.1を参照)。 表 2-18 電源ランプレート・立ち上がり時間要件 電 源 条 件 最尐有効電圧に達するまでの電源要件

VCCAUX 0 ~ 3.3V、ほぼ線形に増加する場合 立ち上がり時間100usec ~ 50msec

0 ~ 3.3V、非線形に増加する場合 立ち上がりレートが最大30ms/V

VCC

0 ~ 1.2V (E)、0 ~ 3.3V (C)、

ほぼ線形に増加する場合 立ち上がり時間100usec ~ 50msec

非線形に増加する場合 立ち上がりレートが最大30ms/V

VCCIO 0 ~ 規定値 立ち上がり時間100usec ~ 50msec

注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない

2.5.3 パワーオンリセット(デバイス内部)用の電圧検出閾値

FPGA 内部にはコンフィグレーション制御回路や各ハードウェアを初期化するための制御信号であ

るパワーオンリセット(POR)があります。VCCとVCCAUX両電源がPOR に関与しており、電源オン時の

過渡状態では検出閾値が以下の表のようになります。前項で示したランプタイム要件と単調増加である ことを共に満たした上での最悪値です。 表 2-19 パワーオンリセット電圧閾値 電 源 条 件 電圧閾値 VCC 表 2-18のランプ要件下、 かつ単調増加 1.0V 以下 VCCAUX 3.0V 以下 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない

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- 17 - 2.5.4 電源オン・オフ(パワーサイクリング)時などの残留電圧 デバイスが動作中にVCCや VCCAUX電源が瞬断などで一時的に低下した場合、或いは意図的にオフと オンの操作/制御(パワーサイクリング)をする場合の要件です。電源が復帰した後の動作(再コンフィ グレーション)を確実にするため、本表の残留電圧値以下にする事を推奨します。 表 2-20 パワーサイクリング時の推奨最低電圧値 電 源 条 件 最低残留電圧値 [V] VCC、VCCAUX 表 2-18のランプ要件下 VCCが0.3V 以下、または VCCAUXが0.5V 以下 注:この表の値はキャラクタライズの最悪値をもとに決定しているが保証値ではない 2.5.5 電源シーケンス MachXO では特に守らなければならないシーケンス要件はありませんが、データシート page3-1 で は、VCCAUXが2.5V になる前に VCCが推奨最低電圧に達していることを求めています。特に -20℃以下 の低温で起動する必要がある用途では、留意する必要があります。

また参考として以下のような電源投入順序を推奨しています(page2-35, Typical sysIO I/O Behavior During Power-up)。

VCCIO  VCCAUXとVCCを(ほぼ)同時

パワーダウンの場合もシーケンスとしての制約はありませんが、VCCIOを初めにオフにし、その後

(18)

- 18 -

3 Lattice FPGA 各ファミリ固有の電源設計以外のガイドライン

3.1 LatticeECP3 ファミリ 3.1.1 コンフィグレーション関連のピン処理 まず LatticeECP3 ファミリのコンフィグレーション関連ピンの処理について、確認事項を列挙しま す。 ① JTAG インターフェイスを設け、TMS を 4.7kΩでプルアップし、TCK を 4.7kΩでプルダウンは 必ず行う。TDI と TDO も同様に 4.7kΩでプルアップすることを推奨。 ② CFG[2:0]ピンには弱い内部プルアップがあるが、High レベルに設定する必要があるモードを選 択する場合、外部で4.7kΩでプルアップすることを推奨。

③ VCCIO8 には SPI フラッシュなど sysCONFIG に接続するデバイスと同じ電源電圧を供給する。

④ PROGRAMN、INITN、DONE ピンを VCCIO8(と同じタイミングで立ち上がる電源)に4.7kΩ ~10kΩでプルアップする。 ⑤ コンフィグレーションの開始を遅らせる場合、PROGRAMN ピンではなく INITN ピンを制御に 用いる。 ⑥ PROGRAMN ピンは再コンフィグレーション時にトグルする以外の目的には使用しない。(電源 立ち上がり時PROGRAMN ピンを最初から(リセット IC などで)LOW に保持したままにはし ない。また、電源立ち上がり後トグルする場合は、フィグレーション完了を示すDONE がアサー トされた後、数十~数百mSec 以上の十分な時間を確保する。) ⑦ SPI モード(CFG[2:0]=000)では D[0] / SPIFASTN ピンを適切にプル処理する。また DI / CSSPI0N ピンをプルアップ処理、CCLK をプルダウン処理する。(SPIm モード(CFG[2:0]=010) はサポートされないので、注意のこと。) ⑧ スレーブシリアル/スレーブパラレルモードでは、CCLK 入力を DONE がアサートされた後も tMWC サイクル(128-min, 500-max)供給する。 ⑨ スレーブパラレルモード(CFG[2:0]=111)では CSN、CSN1、WRITEN(必要に応じて BUSY、 D[0:7]も)を VCCIO8にプルアップする。 ⑩ スレーブパラレルモードではD[0]を MSB、D[7]を LSB として扱う。

⑪ Dual Purpose ピンは基本的にユーザ I/O として使用しない(やむを得ない場合、TN1169 page

15-2 にある注意事項を守り、またコンフィグレーション進行中のピンの振る舞いを良く把握する。

なお、SPI モードであるにも拘わらず SPI フラッシュを実装しないで電源を投入することがないよう に注意します。JTAG ポートからのコントロールも何もできなくなる場合があります。

また、ビットストリームを生成する際の指定に関する注意事項としては以下の点があります。 (1) SPI モードで、かつデバイス動作(ユーザモード)中に SPI フラッシュにアクセスする必要

がある場合、 PERSISTENT 指定して SPI I/F 各ピンが有効になるようにする。

3.1.2 I/O ポート処理全般 次にLatticeECP3 ファミリ固有のポート処理全般について、確認事項を列挙します。 ① XRES ピンに 10kΩ +/- 1%の抵抗を接続する。 ② PLL (GPLL)や DLL に用いるクロック信号入力は、GPLL_IN /_FB、GDLL_IN /_FB を用い、プ ライマリクロックにはPCLK 入力ピンを使用する。 ③ GPLL_IN /_FB、GDLL_IN /_FB ピンはデュアル・ファンクションピンであるが、汎用出力とし ては使用できなく、入力のみであることに注意する。(ピンボール名で PLxxE_[A/B/C/D]のよう にE が番号の後に付随することで識別可能。)

(19)

- 19 - ④ DDR1 / DDR2 メモリインターフェイスでは、DQS ピン配置を確認する。また DQ, DM はそれぞ れ該当するDQS のカバーする範囲(DQS バススパン)に収める。さらに参照電圧は VREF2を用 いずにVREF1のみを用いる。 ⑤ True LVDS ドライバはバンク 2 / 3 / 6 / 7 で、かつ配置できるペアのみを使用する。該当バンクの VCCIOは2.5V にする。 ⑥ プログラマブルPCI クランプはバンク 0 / 1 のみでサポートされているので注意。3.75V の入力絶 対最大定格を超えないこと。バンク0 / 1 以外は常時 PCI クランプが ON であり、活線挿抜対応 ではないので、注意すること。 ⑦ 未使用ピンは全てオープンにする(プルダウンしない)。

⑧ 量産初期の ECP3-150EA “TW”品は XRES ピン、および SERDES HDINP/N 両ピンの ESD (CDM)耐圧が低いので扱いに留意する(エラッタあり)。 なお、未使用SERDES チャネルの HDOUT はトライステートになり、差動出力間に約 10kΩの内部 抵抗が接続される状態になります。 汎用DDR、DDR1/2/3 メモリ・インターフェイス設計においては E デバイス、EA デバイスにより違 いがあり、またispLEVER バージョンとの兼ね合いで留意が必要です。これは別途ドキュメントを用 意しますので、それを参照してください。 3.1.3 SSO やクロストークを考慮したポート配置 SSO についての全般的な推奨や記述は5.2.2項を参照してください。ここでは LatticeECP3 ファミリ 固有の注意事項をまとめます。LatticeECP3 ファミリは他のデバイスファミリと異なり特別に注意する べきピンはありませんが、(該当するI/O タイプでは)スルーレートのデフォルトが Slow に設定されて います。 ① SERDES を用いる場合の基準クロック供給は、特別の理由がない限り専用ピンからとする。FPGA ファブリックから供給せざるを得ない場合はクロック専用入力 PCLK を用いて、プライマリク ロックに確実にアサインされていることを確認する。 ② VCCPLLピンの周囲には極力何も配置しないことが望ましい。やむを得ない場合に配置するのはス イッチングしない静的な信号、あるいは(周波数の低い)入力信号にする。

③ エミュレートLVDS (LVDS25E)や LVPECL の使用時は、スルーレートが Fast でドライブ電流が

大きいため、SSO 的には環境が悪化することに十分留意する。また、LVCMOS33D を使用する

場合はドライブ電流を4mA に設定し、かつペア数も最小限度にすることを勧める。

詳細は SSO ガイドラインドキュメント、本ドキュメント末尾の Appendix を参照してください(未整

備)。

3.1.4 LVCMOS ドライバ出力と PCB 配線のデザイン

ispLEVER 8.0 より以前のバージョンを使用しないで下さい。特に LCVMOS25/33 で Fast Slew、弱

いドライブ電流の組み合わせで、かつ駆動する線路長が長い、或いは周波数が高い場合は信号品位 SI が確保できない可能性があります。 3.1.5 SERDES リセットシーケンス要件 ECP3 のレシーバは電源投入後の立ち上がり動作時、或いは動作後ロック状態から入力信号がケー ブルが一旦外された後再度接続されて復帰した場合に、CDR が再同期(再ロック)しない特性を持っ ています。従って、これらの場合にはTN1176 “SERDES/PCS RESET” 節にあるリセットシーケンス を適用する必要があります。後者の場合、電気・機械的にケーブルの接続状態を検出する手段を持たな いボードやシステムでは、当該チャネルのRLOL を一定間隔でモニタしながら、非接続と判断した場合

(20)

- 20 - に継続してリセットする回路構成をとる必要があります。QUAD_RESET は同一クワッド内の全チャネ ルが初期状態になりますので、これは電源起動時のみにシーケンスの一部として与えます。起動後は RRST と PCS_RESET を各チャネル毎に適用することになります。 入力信号が存在する場合にRRST リセットが与えられた後 RLOL がアサートされる(再同期する) までの時間は、レシーバ基準クロック周波数に比例し、次式で与えられます。 400000 x 1/fREF 例として1.2288Gpbs の CPRI では約 3.255ms となります(x10 モード)。本式には既にマージンを含 めていますが、タイマー回路構成の都合により長くする場合、システム的に許容できる限り問題ありま せん。 さらに、複数チャネル(クワッド)をデザインで実装する場合は、RRST の与え方に注意が必要です。 例えば8CH 使用時、最悪ケースは 1CH が動作していて 7CH が未接続の状態です。アプリケーション にも依存しますが、特にこの場合でかつ受信パターンに0 や 1 が比較的長く連続する動作、7CH に対 して同時にRRST アクションをすると、動作中のチャネルに干渉し、受信エラーが生起する可能性があ り得ます。リセット回路としては、各チャネルに個別のタイミングでRRST を供給するようにしなけれ ばなりません。 3.1.6 FPGA 廻りの推奨(参考)回路例 次に個別のコンフィグレーションモードについて、参考回路例などを示します。基本的な記述・説明 についてはテクニカルノートTN1114 を参照してください。

(21)

- 21 -

3.2 LatticeXP2 ファミリ

3.2.1 コンフィグレーション関連のピン処理

まずLatticeXP2 ファミリのコンフィグレーション関連ピンの処理について、確認事項を列挙します。

① JTAG インターフェイスを設け、TMS を VCCにプルアップ処理、TCK をプルダウン処理する。

② SDM (Self Download Mode)では CFG[0]ピンを 1.2V~3.3V にプルアップ処理する。

③ 非SDM(CFG[1:0]=00 または 10)では PROGRAMN、INITN と DONE ピンを VCCIO7にそれぞれ

プルアップ処理する。

④ SPI フラッシュを用いる場合は VCCIO7にはSPI フラッシュと同じ電源電圧を供給する。

⑤ 非SDM モードでコンフィグレーションの開始を遅らせたい場合、INITN ピンで制御する。

⑥ 非SDM で、PROGRAMN ピンは再コンフィグレーション時にトグルする以外の目的には使用し

ない。(電源立ち上がり時PROGRAMN ピンを最初から(リセット IC などで)LOW に保持した

ままにはしない。また、電源立ち上がり後トグルする場合は、フィグレーション完了を示すDONE

がアサートされた後、数十~数百mSec 以上の十分な時間を確保する。)

⑦ Dual Purpose ピンは基本的にユーザ I/O として使用しない(やむを得ず使用する場合、TN1141

page 14-3 にある注意事項を守り、またコンフィグレーション進行中のピンの振る舞いを良く把握 する)。 なお、非SDM モード(CFG[1:0]=00 または 10)の場合、PROGRAMN、INITN、DONE 各ピンが有 効になります。 3.2.2 I/O ポート処理全般 次にLatticeXP2 ファミリ固有のポート処理全般について、確認事項を列挙します。 ⑨ TOE ピンを 1.2V~3.3V にプルアップ処理する。 ⑩ PLL に用いるクロック信号入力は、GPLL_IN /_FB を用い、プライマリクロックには PCLK 入 力ピンを使用する。 ⑪ DDR1 / DDR2 メモリインターフェイスでは、DQS ピン配置を確認する。また DQ, DM はそれぞ れ該当するDQS のカバーする範囲(DQS バススパン)に収める。さらに参照電圧は VREF2を用 いずにVREF1のみを用いる。 ⑫ True LVDS ドライバはバンク 2 / 3 / 6 / 7 で、かつ配置できるペアのみを使用する。該当バンクの VCCIOは2.5V にする。 ⑬ PCI クランプはバンク 0 / 1 / 4 / 5 を使用し、3.75V の入力絶対最大定格を超えないことを確認す る。 ⑭ 未使用ピンは全てオープンにする(プルダウンしない)。 3.2.3 SSO やクロストークを考慮したポート配置 SSO についての全般的な推奨や記述は5.2.2項を参照してください。ここでは LatticeXP2 ファミリ固 有の注意事項をまとめます。 ① VCCPLLピンの周囲には極力何も配置しないことが望ましい。やむを得ない場合に配置するのはス イッチングしない静的な信号、あるいは(周波数の低い)入力信号にする。(出力は避けることを強 く推奨するが、リスクの増大を理解の上であれば振幅が小さい、ドライブ強度が弱い、かつSlow ス ルーレートの信号を最小限度に配置するのもやむを得ない)。 ② LatticeXP2 ファミリは他のデバイスファミリに比較して SSO 特性に留意が必要。傾向としては QFP 系パッケージを除くと、デバイス規模に拘わらず ftBGA256  fpBGA484  fpBGA672 の順

(22)

- 22 - 12mA になっている。I/O タイプを設計ターゲット用に設定変更する際に、ドライブ電流は極力小さ くすること、またスルーレートはなるべくSlow に設定することを推奨する。 ③ 特に ftBGA256 については、出力ピンは特に理由がなければ全てスルーレートを Slow に設定して 使用することを強く推奨する。また可能な限りエミュレートLVDS (LVDS25E)や LVPECL の使用も 避けることを推奨する。LVCMOS33D を使用する場合はドライブ電流を 4mA に設定し、かつペア 数も最小限度にすることを勧める。 ④ 前項に示したように VCCPLLが特にデバイスとしては注意するべきピンである。これ以外の特定の ピンはないので、その他ユーザの設計依存となる。 詳細はSSO ガイドラインドキュメント、本ドキュメント末尾の Appendix を参照してください。 3.2.4 FPGA 廻りの推奨(参考)回路例 次に個別のコンフィグレーションモードについて、参考回路例などを示します。基本的な記述・説明に

ついてはテクニカルノートTN1141(LatticeXP2 sysCONFIG Usage Guide)を参照してください。な

お、以下の各例ではPLL 用の電源としてリップルの尐ないリニアレギュレータ(LDO)を使用することを

基本としています。

(23)

- 23 -

図 3-2 LatticeXP2 の基本接続例 2 - Embedded Flash Boot (EFB)

(24)

- 24 -

図 3-4 LatticeXP2 の基本接続例 4 - SPI Flash Boot

3.3 LatticeECP2/M ファミリ

3.3.1 コンフィグレーション関連のピン処理

LatticeECP2/M ファミリのコンフィグレーション関連ピンの処理について、確認事項を列挙します。

⑫ JTAG インターフェイスを設けて、TMS をプルアップ処理、TCK をプルダウン処理する。

⑬ VCCIO8 には SPI フラッシュなど sysCONFIG の接続するデバイスと同じ電源電圧を供給する。

⑭ PROGRAMN、INITN、DONE ピンを VCCIO8(と同じタイミングで立ち上がる電源)にプルアッ プ処理する。 ⑮ コンフィグレーションの開始を遅らせる場合、INITN ピンを制御に用いる。 ⑯ PROGRAMN ピンは再コンフィグレーション時にトグルする以外の目的には使用しない。(電源 立ち上がり時PROGRAMN ピンを最初から(リセット IC などで)LOW に保持したままにはし ない。また、電源立ち上がり後トグルする場合は、フィグレーション完了を示すDONE がアサー トされた後、数十~数百mSec 以上の十分な時間を確保する。)

⑰ SPI / SPIm モード(CFG[2]=0)では D[0] / SPIFASTN ピンを適切にプル処理する。また DI / CSSPI0N ピンをプルアップ処理、CCLK をプルダウン処理する。 ⑱ スレーブシリアル/スレーブパラレルモードでは、CCLK 入力を DONE がアサートされた後も tMWC (120)サイクル以上供給する。 ⑲ スレーブパラレルモード(CFG[2:0]=111)では CSN、CSN1、WRITEN(必要に応じて BUSY、 D[0:7]も)を VCCIO8にプルアップする。 ⑧ スレーブパラレルモードではD[0]を MSB、D[7]を LSB として扱う。

(25)

- 25 -

⑨ Dual Purpose ピンは基本的にユーザ I/O として使用しない(やむを得ない場合、TN1108 page

15-2 にある注意事項を守り、またコンフィグレーション進行中のピンの振る舞いを良く把握する。 ⑩ LatticeECP2S / ECP2MS でかつ SPI / SPIm モードの場合、単独の SPI フラッシュを使用する、

もしくはチェインの先頭に置いてSPI フラッシュを直接接続する。

⑪ LatticeECP2S / ECP2MS でスレーブパラレル/スレーブシリアル・モードの場合、有効データ先

頭のプリアンブル (= デバイス ID; 0xBAB3)のあと CCLK (JTAG 経由の場合 TCLK)を 1mSec 以上一時的に停止し、その後ビットストリーム入力が再開できるようにする(図 3-10参照)。 なお、SPI / SPIm モードであるにも拘わらず SPI フラッシュを実装しないで電源を投入することが ないように注意します。JTAG ポートからのコントロールも何もできなくなる場合があります。

また、ビットストリームを生成する際の指定に関する注意事項としては以下の点があります。 (2) SPI / SPIm モードで暗号化ビットストリームを使用する場合、CCLK 周波数をデータシート

p.2-48 に示す設定にする。

(3) SPI / SPIm モード(CFG[2]=0)で、かつデバイス動作(ユーザモード)中に SPI フラッシュ にアクセスする必要がある場合、 PERSISTENT 指定して SPI I/F 各ピンが有効になるよう にする。 3.3.2 I/O ポート処理全般 次にLatticeECP2/M ファミリ固有のポート処理全般について、確認事項を列挙します。 ① XRES ピンに 10kΩ +/- 1%の抵抗を接続する。 ② PLLCAP ピンにコンデンサが必要な周波数で PLL を使用する場合、PLLCAP ピンに 5.6nF(チッ プタイプ推奨)を接続する(該当 PLL はデバイスの左右両サイドに各一つのみ)。各サイドで該 当するPLL がない場合、PLLCAP ピンはオープンにする。

③ PLL や DLL に用いるクロック信号入力は、SPLL_IN /_FB、GPLL_IN /_FB 、DLL_IN /_FB ピ ンを、プライマリクロックにはPCLK 入力ピンを用いる。

SPLL には SPLL_IN /_FB を、GPLL には GPLL_IN /_FB 入力を使用し、データシート Figure 2-8

にあるクロスの接続は不可。特にECP2-70 / fpBGA672 では左右の中央にある SPLL 2 つの専用

入力は存在しないので、注意のこと(ispLEVER8.0 以降では正しく処理されるが、それ以前では

あたかも専用配線が存在するかのように処理する問題がある)。

④ SERDES を 使 用 す る 場 合 で特 に 送 信 ジ ッ タ が 重 要 な 用 途 で は 基 準 ク ロ ッ ク は 専 用 ピ ン REFCLKP / REFCLKN から入力する。またピン間に終端抵抗は接続しない。

⑤ 使用しないSERDES チャネルの HDOUT / HDIN / VCCIB / VCCOBピンはオープンにする(VCCIB

(26)

- 26 - ⑥ DDR1 / DDR2 メモリインターフェイスでは、DQS ピン配置を確認し、DQ, DM はそれぞれ該当 するDQS のカバーする範囲(DQS バススパン)に収める。また参照電圧は VREF2を用いずにVREF1 のみを用いる。 ⑦ True LVDS ドライバはバンク 2 / 3 / 6 / 7 のピンで、かつ配置できるペアのみ使用する。該当バン クのVCCIOは2.5V にする。

⑧ PCI クランプは ECP2 ではバンク 4 / 5、ECP2M ではバンク 4 / 5 / 6 / 7 を使用し、3.75V の入力 絶対最大定格を超えないことを確認する。 ⑨ 未使用ピンは全てオープンにする(プルダウンしない)。 3.3.3 SSO とクロストークを考慮したポート配置 SSO についての全般的な推奨や記述は 5.3.2 項を参照してください。ここでは LatticeECP2/M ファ ミリ固有の注意事項をまとめます。 ① 特にデバイスとしては注意するべきピンは XRES および VCCPLLピンの周囲には 5.3.2 項に示す 3x3 ルールや5x5 ルールが適用される。極力信号を配置しないことを推奨する。特に出力は原則 禁止とする。やむを得ず配置する場合はスイッチングしない静的な信号で、あるいは(周波数の 低い)入力信号にする。(どうしても出力を配置せざるを得ない場合、静的な信号か、テスト用な ど通常動作時スイッチングしない信号にすること。リスクの増大を理解した上であれば、最小限 度の振幅が小さい、或いはドライブ強度が弱くかつスルーレートが Slow の信号を配置すること もあり得るが、推奨はしない。) ② PLL の低周波数動作用に外部コンデンサを付加する場合、PLLCAP 端子も留意すべきピンに該当 する(最低限3x3 ルール)。

③ LatticeECP2M で SERDES を使用する場合、その当該チャネルやクワッドのあるI/O バンク全

体と電源ピン(VCCTX、VCCRX、VCCP、VCCIB、VCCOB)も注意すべきピンになる。使用するSERDES

チャネルの電源ピンに近接するI/O には 5x5 ルールが適用される。SSO 的に条件の悪い出力信号

の配置は原則禁止とする(静的な信号か、テスト用など通常動作時スイッチングしない信号はや

むを得ない)。ECP2M20、ECP2M35 ではバンク 1 が該当し、ECP2M50 ではバンク 1 と 4、

ECP2M70 と ECP2M100 ではバンク 0 / 1 / 4 / 5 が該当する。

④ 特性的にはQFP 系パッケージを除くと、デバイス規模に拘わらず fpBGA484  fpBGA672 

fpBGA256  fpBGA900 の順に特性が良くなる傾向がある。PIO のデフォルト設定は I/O タイプ

がLVCMOS25、ドライブ電流が 12mA になっている。I/O タイプを設計ターゲット用に設定変更

する際に、ドライブ電流は極力小さくすること、またスルーレートはなるべく Slow に設定する ことを推奨する。 これ以外にはユーザの設計依存となります。詳細は別途 SSO ガイドラインドキュメント、本ドキュ メント末尾のAppendix を参照してください。 3.3.4 FPGA 廻りの推奨(参考)回路例 次に個別のコンフィグレーションモードについて、参考回路例などを示します。基本的な記述・説明 についてはテクニカルノートTN1108(LatticeECP2/M sysCONFIG Usage Guide)を参照してくださ い。

なお、以下の各例ではPLL 用の電源としてリップルの尐ないリニアレギュレータ(LDO)を使用するこ

(27)

- 27 -

図 3-5 LatticeECP2 の基本接続例 1 – SPI モード

(28)

- 28 -

図 3-7 LatticeECP2M の基本接続例 3 – SPI モード(SERDES 未使用時)

(29)

- 29 -

図 3-9 LatticeECP2/M 基本接続例 4 – Slave Parallel(SERDES 使用、PLL 使用)

JTAG チェインを組む場合、図 3-11の脚注にあるように、S バージョンの LatticeECP2S/2MS ファ ミリの場合、スレーブシリアルとしてこのような構成はできません。シリアル / パラレルに拘わらず、

スレーブモードに設定されるデバイスにはコンフィグレーション用クロック CCLK を外部から供給し

ます。S バージョンの場合、有効なビットストリームの先頭にあるデバイス ID(ECP2 ファミリでは 0xBAB3)とその後の暗号化されたビットデータの間に最尐 1m 秒の停止期間がなければなりません。

本図のようにJTAG チェインを組んだ場合、先頭の SPI モードに設定される FPGA は CCLK を出力す

るデバイスになりますが、CCLK が連続出力になるため、このような制御ができません。

S バージョンデバイスは(CCLK を出力する)マスターモードにする、或いはスレーブモードの場合

外部からCCLK 供給を制御できる機構を持つ必要があります。

(30)

- 30 -

図 3-11 LatticeECP2M の JTAG チェイン接続例 1(FPGA は SPI モードと Slave Serial モード)

(31)

- 31 -

(32)

- 32 - 3.4 LatticeSC/SCM ファミリ 3.4.1 コンフィグレーション関連のピン処理 LatticeSC/SCM ファミリのコンフィグレーション関連ピンの処理について、確認事項を列挙します。 ① INITN、PROGRAMN、DONE 各ピンを VCCIO1(と同じ電源)にプルアップ処理する。 ② SPI モードでは SCK 出力はプルダウン処理、SCSN (CSn)出力はプルアップ処理する。 ③ スレーブパラレルモードで制御信号線は正しく処理する(CFGIRQ/MPI_IRQ はプルアップ、 CS0N はプルアップ、CS1 はプルダウン)。 ④ (他のモードに関しての記述を追加) ⑤ デバッグ時や何らかの問題が発生したときの解析のためにJTAG インターフェイスを介してアク セスするORCAstra を活用することを推奨する。この場合 JTAG チェインの先頭になっているか、 或いはジャンパ設定などでチェインの先頭か単独になるように考慮する。 ⑥ JTAG インターフェイスでは TMS 入力をプルアップ処理、TCK 入力をプルダウン処理する(TDI, TDO もプルアップ処理を推奨)。 3.4.2 I/O ポート処理全般 次にLatticeSC/SCM ファミリ固有のポート処理全般について、確認事項を列挙します。 ① XRES ピンに 1kΩ +/- 1%の抵抗をグランド間に接続する。 ② RESETN ピンと、TSALLN(旧名称 RDCFGN)ピンはプルアップ処理する。 ③ 差動ドライバを使用するバンク毎、DIFFR ピンに 1kΩ +/- 1%のプルダウン抵抗を接続する(使 用しないバンクではオープンで良い)。なお、LVDS / RSDS 差動ドライバはバンク 1 に配置不可。 True HLVDS / RSDS 差動ドライバはバンク 4/5 に配置不可。 ④ バンク1/4/5 以外に 3.3V の I/O (LVCMOS33)を配置しない。 ⑤ LVDS 入力をバンク 1 に配置しない。 ⑥ PLL や DLL に用いるクロック信号入力は、PLL_IN や DLL_IN、プライマリクロックには PCLK 入力ピンを使用する。またCLKDIV や PLL との併用のルールを確認する(TN1098, LatticeSC

sysCLOCK PLL/DLL User’s Guide, Table 9 参照)。

⑦ SERDES 用バイアスを与える RESP_ULC / RESP_URC ピンから 4.02kΩ +/- 1%の抵抗をグラ ンドに接続する(LOC は位置を表す。未使用サイドの RESP_xxx ピンはオープンで良い)。但し LatticeSC/SCM15 と LatticeSC/SCM25 の fpBGA900 パッケージでは RESP_xxx ピンと RESPN_xxx ピン間に接続する(_ULC/_URC 同士)。

⑧ 使用するSERDES クワッドの REFCLKP / REFCLKN 入力ピン間直近に 100Ωの終端抵抗を接

続する。

⑨ PCI Express 用途では SERDES 用基準クロック (100MHz) を REFCLKP/N 入力ではなく、 FPGA ファブリックの PCLK ポートから PLL に供給する。

3.4.3 AIL 機能の使用

LatticeSC/M には SPI4.2 などで必須になるダイナミックアライメント機能を実現する AIL (Adaptive Input Logic)が PIO に備わっています。種々動作条件・環境の組み合わせによっては誤動作

する可能性があることが報告されています。詳細はLSKK FAE までお問い合わせ下さい。

3.4.4 SSO とクロストークを考慮したポート配置

SSO についての全般的な推奨や記述は 5.3.2 項を参照してください。ここでは LatticeSC/SCM ファ ミリ固有の 注意事項をまとめます (②~④ は TN1114 Electrical Recommendations for Lattice SERDES, pp.4~7 参照)。

(33)

- 33 -

① 特性的にはデバイス規模によってやや異なるが fpBGA900  fpBGA256  fpBGA1152  fpBGA1020 の順に特性が良くなる傾向がある。一般的にスルーレートが Fast でかつ 16mA や 20mA ドライブに設定しないことを推奨する。

② VCC12は各アナログ機能ブロックの電源のため、デカップリングを十分に施すことに加えて、SSO

的な配慮も必要である。ボード設計上のヒントがTN1114 に記述されている。

③ SERDES を使用する場合、fpBGA256 パッケージではバンク 1 に配置する信号、fpBGA900 パッ

ケージではバンク1/2/7 に配置する信号には SSO 的に条件の悪い出力信号は配置しないようにする。

即ち静的或いは低速の信号や入力信号にし、出力信号を配置せざるを得ない場合はスルーレートを Slow とし、4mA ドライブを尐ない本数(8 本以下)で、などを配慮する。エミュレートでない True の差動タイプであれば出力でも問題ないが、高速信号であるほど避けるのが良いことは変わらない。 ④ 同様に SERDES を使用する場合で 3Gbps 以上の速度の用途では、fpBGA900 パッケージ以外の 場合でも、バンク2 と 7 もある程度配慮することを推奨する。 詳細はTN1114、SSO ガイドラインドキュメント、本ドキュメント末尾の Appendix などを参照して ください。 3.4.5 FPGA 廻りの推奨(参考)回路例

以下にSPI モード時の参考外部接続例、PCI Express 適用時例などを示します(次版以降追加予定)。

基本的な記述・説明についてはテクニカルノートTN1080(LatticeSC sysCONFIG Usage Guide)を

参照してください。

(34)

- 34 -

図 3-15 LatticeSC/M PCI Express の基本接続例(SPI モード、MPU I/F なし)

以下の図は LatticeECP2/M とチェインを組んだ場合の例です。ビットストリームのマージする場合

に、図中脚注のように留意が必要です。

Figure

表  2-1  電源系統と電圧値(DS1021, p.3-1, Recommended Operating Conditions 参照)

表 2-1

電源系統と電圧値(DS1021, p.3-1, Recommended Operating Conditions 参照) p.6
表  2-5  電源系統と電圧値(DS1009, p.3-1, Recommended Operating Conditions 参照)

表 2-5

電源系統と電圧値(DS1009, p.3-1, Recommended Operating Conditions 参照) p.8
表  2-13  電源系統と電圧値(DS1004 page 3-1, Recommended Operating Conditions 参照)

表 2-13

電源系統と電圧値(DS1004 page 3-1, Recommended Operating Conditions 参照) p.12
表  2-17  電源系統と電圧値(DS1002, p.3-1, Recommended Operating Conditions 参照)

表 2-17

電源系統と電圧値(DS1002, p.3-1, Recommended Operating Conditions 参照) p.16
図  3-1 LatticeXP2 の基本接続例 1  – Self Download Mode (SDM)

図 3-1

LatticeXP2 の基本接続例 1 – Self Download Mode (SDM) p.22
図  3-2 LatticeXP2 の基本接続例 2 - Embedded Flash Boot (EFB)

図 3-2

LatticeXP2 の基本接続例 2 - Embedded Flash Boot (EFB) p.23
図  3-3 LatticeXP2 の基本接続例 3 - EFB、外付け SPI フラッシュなし

図 3-3

LatticeXP2 の基本接続例 3 - EFB、外付け SPI フラッシュなし p.23
図  3-4 LatticeXP2 の基本接続例 4 - SPI Flash Boot

図 3-4

LatticeXP2 の基本接続例 4 - SPI Flash Boot p.24
図  3-5 LatticeECP2 の基本接続例 1  – SPI モード

図 3-5

LatticeECP2 の基本接続例 1 – SPI モード p.27
図  3-8 FPGA ローダ(Mach XO) + LatticeECP2/M(FPGA は Slave Parallel モード)

図 3-8

FPGA ローダ(Mach XO) + LatticeECP2/M(FPGA は Slave Parallel モード) p.28
図  3-7 LatticeECP2M の基本接続例 3  – SPI モード(SERDES 未使用時)

図 3-7

LatticeECP2M の基本接続例 3 – SPI モード(SERDES 未使用時) p.28
図  3-9 LatticeECP2/M 基本接続例 4  – Slave Parallel(SERDES 使用、PLL 使用)

図 3-9

LatticeECP2/M 基本接続例 4 – Slave Parallel(SERDES 使用、PLL 使用) p.29
図  3-10  スレーブモードに設定される S バージョン・デバイスの CCLK 要件

図 3-10

スレーブモードに設定される S バージョン・デバイスの CCLK 要件 p.29
図  3-12 LatticeECP2/M JTAG チェインの接続例 2(FPGA は Slave Parallel と Flow Through モード)

図 3-12

LatticeECP2/M JTAG チェインの接続例 2(FPGA は Slave Parallel と Flow Through モード) p.30
図  3-11 LatticeECP2M の JTAG チェイン接続例 1(FPGA は SPI モードと Slave Serial モード)

図 3-11

LatticeECP2M の JTAG チェイン接続例 1(FPGA は SPI モードと Slave Serial モード) p.30
図  3-13 LatticeECP2/M JTAG チェインの接続例 3 (FPGA は Slave Parallel/Bypass と Slave Serial)

図 3-13

LatticeECP2/M JTAG チェインの接続例 3 (FPGA は Slave Parallel/Bypass と Slave Serial) p.31
図  3-14 LatticeSC/M SPI モードの基本接続例(MPU I/F はなし)

図 3-14

LatticeSC/M SPI モードの基本接続例(MPU I/F はなし) p.33
図  3-16 SC/M と ECP2/M の JTAG チェイン接続例(FPGA は SPI モードと Slave Serial モード)

図 3-16

SC/M と ECP2/M の JTAG チェイン接続例(FPGA は SPI モードと Slave Serial モード) p.34
図  3-15 LatticeSC/M PCI Express の基本接続例(SPI モード、MPU I/F なし)

図 3-15

LatticeSC/M PCI Express の基本接続例(SPI モード、MPU I/F なし) p.34
図  5-4 IBIS モデル検証用波形取得のセットアップ

図 5-4

IBIS モデル検証用波形取得のセットアップ p.45
図  5-5 HSPICE-IBIS シミュレーション結果の相関例  (XP2, LVCMOS33)  いずれも LVCMOS33 12mA、Fast に対しての結果例で、左はピン近傍 50Ω終端時、右は 10 インチ の伝送線(50Ωコントロールされた PCB 配線)終端時です。  5.6  JTAG チェイン設計に関する一般的なガイドライン  本稿ではラティス PLD 製品をボード実装するにあたり、JTAG チェインを組む場合に留意すべき一 般事項についてまとめます。  ①  電源投入時の TAP コン

図 5-5

HSPICE-IBIS シミュレーション結果の相関例 (XP2, LVCMOS33) いずれも LVCMOS33 12mA、Fast に対しての結果例で、左はピン近傍 50Ω終端時、右は 10 インチ の伝送線(50Ωコントロールされた PCB 配線)終端時です。 5.6 JTAG チェイン設計に関する一般的なガイドライン 本稿ではラティス PLD 製品をボード実装するにあたり、JTAG チェインを組む場合に留意すべき一 般事項についてまとめます。 ① 電源投入時の TAP コン p.46

References

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