5.3.1 単調増加
電源要件の一つとして単調増加（単調減尐）というのを挙げました。これはデバイス内部の POR回 路を予期しない誤動作から防ぐための要求です。具体的な例として以下に図示します。
図 5-2 単調増加（左）と非単調増加（右）の例
単調増加（左）の例はA/B/Cいずれも判りやすいと思います。これ以外に直線的な増加も勿論問題あ りません。非単調増加（右）についてコメントすると以下のようになります。
・ D ～ 途中で電圧値がわずかの時間ながら減尐する期間がある（一箇所でもあれば良くない）
・ E ～ 一見単調増加に見えるが、途中である電位を保持し相当時間（数十～百ミリ秒程度以 上）が経過後増加に転じる場合であり、これは推奨外の扱い
・ F ～ D同様、途中で一時的に減尐して増加している
これ以外にも単調増加と呼べないケースがあり得ると思われますが、参考にしてください。単調減尐 に関しては、これと逆と捉えれば同じ考え方になります。
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特にDやFのような場合、落ち込みがごく短い時間だとしても、その状態になる電圧値がPOR回路 の検出閾値付近にあることが問題となります。
5.3.2 初期化電流（突入電流、コンフィグレーション時電流）
設計する電源の電流容量を決定する際に、FPGAに関しては初期化時と動作時のそれぞれ最悪時の電 流を予測する必要があります。
データシート中のInitialization Supply Current (初期化電流)は、いわゆる突入電流と、コンフィ グレーション時の消費電流の二つを意図しています。データシートにはそのいずれか大きい値を採用し て掲載していますが、前者はFPGA自身の突入電流成分はかなり小さい（支配的でない）ため、実質的 には後者の値です。ただし、各電源の容量、ランプレート、デカップリング・コンデンサの総容量とそ のタイプに大きく依存しますので留意が必要です（例えば、等価 ESR が小さい方がデカップリング効 果は高いが、逆に突入電流は大きくなります）。
特に周囲温度が高温下では増大する傾向がありますので、最悪ケースの目安としては、データシート のTYP値に対して3～4倍を見込んでおけば大丈夫でしょう。
5.3.3 電源フィルタとデカップリング
ラティスのFPGAでは供給電源に対して許容リップル（周波数やパルス幅、振幅など）を定義してい ません。基本的な考え方は、供給電圧の誤差にリップルピーク電圧値を加味した状態で、データシート の推奨動作電圧範囲内であれば良いというものです。とは言え、電源フィルタやデカップリングをおろ そかにしても良いというものでは勿論ありません。
全般的な議論としては TN1068（Power Decoupling and Bypass Filtering for Programmable Devices）やTN1114 (Electrical Recommendation for Lattice SERDES)に詳しく述べられているので 参照して下さい。供給電源に関する考え方を要約すると以下の通りです。
・電源、グランドは配線ではなく面（プレーン）にする
・0.1uF ～ 1uFのチップコンデンサでESR(等価抵抗成分)が小さいものを各電源ピン毎に
・47uF ～ 100uF 以上の大きめの容量を電源系統ごとに接続
・コンデンサは（可能な限り）各電源ピンの直近に配置する。BGAの場合は通常デバイスの裏側 になるが、電源用のビアを用いてインダクタンス成分をなるべく減らす。また信号用ビアとの結 合を避けるため、必要に応じてブラインドビアでアイソレーションすることを考慮。
・POL(OBP)を使用する場合はデバイス近傍に配置
通常、SERDESやPLLなどアナログ的、高周波的な信号の関連する電源系統は、他のデジタル回路 用電源系統とはアイソレーションして供給し、かつLCフィルタなどを介することが推奨されます。本 TN1068 Figure.1で推奨されている例を以下に転記します。
図 5-3 電源フィルタ（TN1068より）
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これと同程度のフィルタリングが現実としてできない場合は、以下の簡易な構成でも注意深く行え ば、十分に効果があることが尐なくありません。
デジタル電源から フェライトを介して 10uF ～ 33uF の コンデンサをデバイス の近くに配置
以上はいずれもフェライトビーズを使用した例ですが、インダクタを用いる場合もあり得ます。その 際は等価直流抵抗成分による電圧降下を良く吟味し、支障のない部品を使用する必要があります。
SERDES の使用という観点では、電源デカップリングやポート配置上の推奨に沿わないと次のよう
な問題が生じる可能性があります。
＊ 送信ジッタの悪化
＊ 受信ジッタ耐性の悪化
＊ レシーバ（CDR）再生クロックのジッタ増加
＊ CID（Consecutive Identical Digits、ビット0やビット1が連続した場合に許容できるビッ ト長、いわゆるゼロ連）性能の悪化
5.3.4 消費電力見積もりの意義
消費電力（電流）の見積もりをすることの意義は大きく2つあります。即ち①実装するユーザ論理回 路の最悪条件下においてデバイスの動作保証最大ジャンクション温度を超えないことを確認すること、
および②ボードや装置・システムレベルの熱設計・電源回路設計に反映させること、です。
①については、FPGAは文字通りフレキシブルですので、実装する回路や使い方の観点で自由度が極 めて大きく、その条件によっては動作保証ジャンクション温度を上回ることがあり得るため、事前に検 証しておく必要があります。その意義が従来になく増加している背景としては、デバイス集積規模の増 大と、テクノロジーのファインプロセス化に伴うトランジスタのリーク電流（スタティック電流）の増 大が上げられます。特に後者はジャンクション温度に対し指数関数的に増大する特性を持つため、精度 良く推定することはしばしば困難が伴います。過尐見積もりをした場合、最悪としてデバイスの焼損や 電源回路・装置にダメージを与えるなど、深刻な障害となる可能性もあり得ます。
ispLEVER にはパワーカリキュレータが含まれています（単独で動作するスタンドアローン版もラ
ティスのウェブサイトからダウンロード可能です）。設計者は②の目的のためにこうしたツールを活用 することが今後は一層必須になるでしょう。なお、パワーカリキュレータの使用方法などの、より詳細 についてはテクニカルノートや、日本語ユーザーガイドを参照してください。
5.3.5 デバイス/パッケージ熱モデルに関して
デバイスの“熱モデル”はパワーカリキュレータに組み込まれています。現状では、ユーザ回路を動 作するための消費電流（ダイナミック電流）はジャンクション温度やプロセス条件による変動も無視で きます。これに対して実装するユーザ回路に拘わらず消費する電流（スタティック電流=バイアス電流 成分とリーク電流成分）はジャンクション温度、プロセス条件共に大きく影響を受けますので、これを 考慮したモデルになっています。パワーカリキュレータで見積もりをする場合、プロセス条件をWorst
とTypicalのいずれかが選択できますが、これはスタティック電流のみに対して作用します。
パッケージの熱モデルにはいわゆる“2抵抗モデル”が採用されています（今後の大規模デバイス対 応にはより高精度のモデルが組み込まれる予定になっています）。熱抵抗値はJEDEC規格JESD51に
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準拠して各パッケージとデバイスの組み合わせ毎に測定し得られた数値を採用しています（テクニカル ノートThermal Managementを参照）。或るパッケージを取り上げた場合、結果として得られる熱抵抗値 はマウントされるシリコン(die)サイズとの間に一定の関係があるため、同一の数値になっているケース が見られます。
JEDEC規格で規定されているボードは電源とグランドを含め4層（2S2P）で、かつサイズが約10cm
x 10cm（パッケージが27mm□以上の場合）のため、実際の装置で使用されるボードでは実装条件が緩
和されるのが通常です。ラティスのパワーカリキュレータでは、見積もり時にJEDEC以外にも3種類 のボードサイズから選択することができます。また、ユーザが熱抵抗値を指定入力して見積もることも 可能です。詳しくは日本語マニュアルを参照してください。
5.3.6 パワーカリキュレータとその活用
ラティスでは設計開始前や初期段階で大まかな目安を確認すること（見積もり）と、設計完了時の配 置配線後ネットリストを元により正確な推定・確認すること（計算）の2段階を踏むことを推奨してい ます。後者では実際に動作するデバイス内部各リソースの正確な抽出が可能ですので、より正確になり ます。ただし、誤差要因として常に留意しなければならないのはアクティビティ係数 AF（または活性 化率、即ちFPGA内部各ノードのスイッチング頻度）です。動作周波数とは異なり、AFは極めて注意 深く設定してもある程度の誤差は避けられませんが、細心の注意が必要です。
救済策の一つとして、パワーカリキュレータによる見積もり時に“係数”を導入できる工夫がされて います。これはダイナミック電流のみに作用します。AF を慎重に設定した上で、例えばダイナミック 電流全体にマージンとして10%を見込みたい場合、1.10を係数として設定します（電源系統毎に独立に 設定可能です）。
パワーカリキュレータを見積もりモード（Estimation Mode）で用いる場合、FPGA内部の各リソー ス使用数はユーザが入力しなければなりません。ネットリストを読み込む場合の違いはその正確さに加 えて、配線リソースの使用率の扱いがあります。FPGA特有のリソースである配線リソースは見積もり モードではユーザが推測して入力することは現実的ではありません。従って、パワーカリキュレータは ユーザが入力するロジック（スライス、レジスタ）や EBR の使用数から配線リソースを自動的に推定 する機能を持っています。さらにオプションとして、一般的にはデフォルトMediumで構いませんが、
データパス回路など実装回路の特質として配線が多くなることが経験的に知られている（或いは予測さ れる）場合は、Highを選択することも可能です。
ラティスは見積もり精度の向上を常に心がけていますが、精度はプロセス条件 Typical（Nominal）
のデバイスに対して10～15%以内でかつ実測値よりも小さくならないように、デバイスのキャラクタラ イズデータを元に作り込まれています。この際は勿論、対象リソースのAFが既知となるようにし、誤 差要因を極力除外した方法で行われています。
見積もり精度が Typical プロセスに対して定義されているのに対し、最悪条件下での消費電流は
Worstプロセスを選択して見積もります。設計要件から得られる最大動作周囲温度にてデバイスのジャ
ンクション温度を超えないことを確認します。マージンが確保できない場合、端的にはデバイスの熱抵 抗を下げる（ヒートシンクの使用、強制冷却、など）方策が必要になります。パワーカリキュレータは こうした推敲もできるように作られています。