プリミティブ : Input Fixed or Variable Delay Element
概要
各 I/O ブロックには、IDELAYE2 と呼ばれるプログラム可能な絶対遅延エレメントが含まれています。 IDELAYE2 は、
キャリブレーションされたラップ精度を使用する 32 タップのラップアラウンド遅延エレメントで、入力レジスタ/ISERDESE1 に接続するか、直接 FPGA ロジックを駆動できます。 遅延値は、7 シリーズ FPGA データシートを参照してください。
IDELAYE2 を使用すると、入力信号を個別に遅延できます。 タップ遅延精度は、IDELAYCTRL リファレンス クロックを 7 シリーズ FPGA データシートで指定された範囲から選択することによって変更できます。
デザインの入力方法
インスタンシエーション 可
推論 不可
CORE Generator™ およびウィザード 不可
マクロのサポート 不可
VHDL 記述 (インスタンシエーション)
次の 2 つの文が存在しない場合は、コピーしてエンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- IDELAYE2: Input Fixed or Variable Delay Element
-- 7 Series
-- Xilinx HDL Libraries Guide, version 13.1 IDELAYE2_inst : IDELAYE2
generic map (
CINVCTRL_SEL => "FALSE", -- Enable dynamic clock inversion ("TRUE"/"FALSE") DELAY_SRC => "IDATAIN", -- Delay input ("IDATAIN" or "DATAIN")
HIGH_PERFORMANCE_MODE => "FALSE",-- Reduced jitter ("TRUE"), Reduced power ("FALSE") IDELAY_TYPE => "FIXED", -- "FIXED", "VAR_LOAD", or "VAR_LOAD_PIPE"
IDELAY_VALUE => 0, -- Input delay tap setting (0-31) PIPE_SEL => "FALSE", -- Select pipelined mode, "TRUE"/"FALSE"
REFCLK_FREQUENCY => 200.0, -- IDELAYCTRL clock input frequency in MHz SIGNAL_PATTERN => "DATA" -- "DATA" or "CLOCK" input signal
)
port map (
CNTVALUEOUT => CNTVALUEOUT, -- 5-bit output - Counter value for monitoring purpose DATAOUT => DATAOUT, -- 1-bit output - Delayed data output
C => C, -- 1-bit input - Clock input
CE => CE, -- 1-bit input - Active high enable increment/decrement function CINVCTRL => CINVCTRL, -- 1-bit input - Dynamically inverts the Clock (C) polarity CNTVALUEIN => CNTVALUEIN, -- 5-bit input - Counter value for loadable counter application DATAIN => DATAIN, -- 1-bit input - Internal delay data
IDATAIN => IDATAIN, -- 1-bit input - Delay data input
INC => INC, -- 1-bit input - Increment / Decrement tap delay
REGRST => REGRST, -- 1-bit input - Active high, synchronous reset, resets delay chain to IDELAY_VALUE -- tap. If no value is specified, the default is 0.
LD => LD, -- 1-bit input - Load IDELAY_VALUE input
LDPIPEEN => LDPIPEEN -- 1-bit input - Enable PIPELINE register to load data input );
-- End of IDELAYE2_inst instantiation
Verilog 記述 (インスタンシエーション)
// IDELAYE2 Input Fixed or Variable Delay Element
// 7 Series
// Xilinx HDL Libraries Guide, version 13.1
(* IODELAY_GROUP = "<iodelay_group_name>" *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRL IDELAYE2 #(
.CINVCTRL_SEL("FALSE"), // Enable dynamic clock inversion ("TRUE"/"FALSE") .DELAY_SRC("IDATAIN"), // Delay input ("IDATAIN" or "DATAIN")
.HIGH_PERFORMANCE_MODE("FALSE"), // Reduced jitter ("TRUE"), Reduced power ("FALSE") .IDELAY_TYPE("FIXED"), // "FIXED", "VARIABLE", "VAR_LOAD" or "VAR_LOAD_PIPE"
.IDELAY_VALUE(0), // Input delay tap setting (0-31)
.REFCLK_FREQUENCY(200.0), // IDELAYCTRL clock input frequency in MHz .SIGNAL_PATTERN("DATA"), // "DATA" or "CLOCK" input signal
.PIPE_SEL("FALSE") // Select pipelined mode, "TRUE"/"FALSE"
)
IDELAYE2_inst (
.CNTVALUEOUT(CNTVALUEOUT), // 5-bit output - Counter value for monitoring purpose .DATAOUT(DATAOUT), // 1-bit output - Delayed data output
.C(C), // 1-bit input - Clock input
.CE(CE), // 1-bit input - Active high enable increment/decrement function .CINVCTRL(CINVCTRL), // 1-bit input - Dynamically inverts the Clock (C) polarity .CNTVALUEIN(CNTVALUEIN), // 5-bit input - Counter value for loadable counter application .DATAIN(DATAIN), // 1-bit input - Internal delay data
.IDATAIN(IDATAIN), // 1-bit input - Delay data input
.INC(INC), // 1-bit input - Increment / Decrement tap delay
.REGRST(REGRST), // 1-bit input - Active high, synchronous reset, resets delay chain to IDELAY_VALUE // tap. If no value is specified, the default is 0.
.LD(LD), // 1-bit input - Load IDELAY_VALUE input
.LDPIPEEN(LDPIPEEN) // 1-bit input - Enable PIPELINE register to load data input );
// End of IDELAYE2_inst instantiation
詳細情報
7 シリーズ FPGA の資料 (ユーザー ガイドおよびデータシート)
IDELAYE2
プリミティブ : Input Fixed or Variable Delay Element
概要
各 I/O ブロックには、IDELAYE2 と呼ばれるプログラム可能な絶対遅延エレメントが含まれています。 IDELAYE2 は、
キャリブレーションされたラップ精度を使用する 32 タップのラップアラウンド遅延エレメントで、入力レジスタ/ISERDESE1 に接続するか、直接 FPGA ロジックを駆動できます。 遅延値は、7 シリーズ FPGA データシートを参照してください。
IDELAYE2 を使用すると、入力信号を個別に遅延できます。 タップ遅延精度は、IDELAYCTRL リファレンス クロックを 7 シリーズ FPGA データシートで指定された範囲から選択することによって変更できます。
デザインの入力方法
インスタンシエーション 可
推論 不可
CORE Generator™ およびウィザード 不可
マクロのサポート 不可
VHDL 記述 (インスタンシエーション)
次の 2 つの文が存在しない場合は、コピーしてエンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- IDELAYE2: Input Fixed or Variable Delay Element
-- 7 Series
-- Xilinx HDL Libraries Guide, version 13.1 IDELAYE2_inst : IDELAYE2
generic map (
CINVCTRL_SEL => "FALSE", -- Enable dynamic clock inversion ("TRUE"/"FALSE") DELAY_SRC => "IDATAIN", -- Delay input ("IDATAIN" or "DATAIN")
HIGH_PERFORMANCE_MODE => "FALSE",-- Reduced jitter ("TRUE"), Reduced power ("FALSE") IDELAY_TYPE => "FIXED", -- "FIXED", "VAR_LOAD", or "VAR_LOAD_PIPE"
IDELAY_VALUE => 0, -- Input delay tap setting (0-31) PIPE_SEL => "FALSE", -- Select pipelined mode, "TRUE"/"FALSE"
REFCLK_FREQUENCY => 200.0, -- IDELAYCTRL clock input frequency in MHz SIGNAL_PATTERN => "DATA" -- "DATA" or "CLOCK" input signal
)
port map (
CNTVALUEOUT => CNTVALUEOUT, -- 5-bit output - Counter value for monitoring purpose DATAOUT => DATAOUT, -- 1-bit output - Delayed data output
C => C, -- 1-bit input - Clock input
CE => CE, -- 1-bit input - Active high enable increment/decrement function CINVCTRL => CINVCTRL, -- 1-bit input - Dynamically inverts the Clock (C) polarity CNTVALUEIN => CNTVALUEIN, -- 5-bit input - Counter value for loadable counter application DATAIN => DATAIN, -- 1-bit input - Internal delay data
IDATAIN => IDATAIN, -- 1-bit input - Delay data input
INC => INC, -- 1-bit input - Increment / Decrement tap delay
REGRST => REGRST, -- 1-bit input - Active high, synchronous reset, resets delay chain to IDELAY_VALUE -- tap. If no value is specified, the default is 0.
LD => LD, -- 1-bit input - Load IDELAY_VALUE input
LDPIPEEN => LDPIPEEN -- 1-bit input - Enable PIPELINE register to load data input );
-- End of IDELAYE2_inst instantiation
Verilog 記述 (インスタンシエーション)
// IDELAYE2 Input Fixed or Variable Delay Element
// 7 Series
// Xilinx HDL Libraries Guide, version 13.1
(* IODELAY_GROUP = "<iodelay_group_name>" *) // Specifies group name for associated IDELAYs/ODELAYs and IDELAYCTRL IDELAYE2 #(
.CINVCTRL_SEL("FALSE"), // Enable dynamic clock inversion ("TRUE"/"FALSE") .DELAY_SRC("IDATAIN"), // Delay input ("IDATAIN" or "DATAIN")
.HIGH_PERFORMANCE_MODE("FALSE"), // Reduced jitter ("TRUE"), Reduced power ("FALSE") .IDELAY_TYPE("FIXED"), // "FIXED", "VARIABLE", "VAR_LOAD" or "VAR_LOAD_PIPE"
.IDELAY_VALUE(0), // Input delay tap setting (0-31)
.REFCLK_FREQUENCY(200.0), // IDELAYCTRL clock input frequency in MHz .SIGNAL_PATTERN("DATA"), // "DATA" or "CLOCK" input signal
.PIPE_SEL("FALSE") // Select pipelined mode, "TRUE"/"FALSE"
)
IDELAYE2_inst (
.CNTVALUEOUT(CNTVALUEOUT), // 5-bit output - Counter value for monitoring purpose .DATAOUT(DATAOUT), // 1-bit output - Delayed data output
.C(C), // 1-bit input - Clock input
.CE(CE), // 1-bit input - Active high enable increment/decrement function .CINVCTRL(CINVCTRL), // 1-bit input - Dynamically inverts the Clock (C) polarity .CNTVALUEIN(CNTVALUEIN), // 5-bit input - Counter value for loadable counter application .DATAIN(DATAIN), // 1-bit input - Internal delay data
.IDATAIN(IDATAIN), // 1-bit input - Delay data input
.INC(INC), // 1-bit input - Increment / Decrement tap delay
.REGRST(REGRST), // 1-bit input - Active high, synchronous reset, resets delay chain to IDELAY_VALUE // tap. If no value is specified, the default is 0.
.LD(LD), // 1-bit input - Load IDELAY_VALUE input
.LDPIPEEN(LDPIPEEN) // 1-bit input - Enable PIPELINE register to load data input );
// End of IDELAYE2_inst instantiation
詳細情報
7 シリーズ FPGA の資料 (ユーザー ガイドおよびデータシート)