プリミティブ : Boundary Scan User Instruction
概要
このデザイン エレメントを使用すると、JTAG バウンダリ スキャン ロジック コントローラを介して内部ロジックへアクセスで きるので、 内部実行デザインと FPGA の専用 JTAG ピン間の通信を可能にします。 このデザイン エレメントの各イン スタンスでは、JTAG_CHAIN 属性の設定に従い、JTAG USER 命令 1 つ (USER1 から USER4 まで) が処理されます。
USER 命令の 4 つすべてを処理するには、エレメントを 4 つインスタンシエートし JTAG_CHAIN 属性を設定します。 各 アーキテクチャのバウンダリ スキャンの詳細については、各デバイスのコンフィギュレーション ユーザー ガイドを参照 してください。
ポートの説明
ポート名 タイプ 幅 機能
CAPTURE 出力 1 TAP コントローラの CAPTURE 出力
DRCK 出力 1 ゲート付き TCK 出力。 SEL がアサートされているときに CAPTURE または SHIFT がアサートされるとトグルします。
RESET 出力 1 TAP コントローラのリセット出力
RUNTEST 出力 1 TAP コントローラが Run Test/Idle ステートのときにアサートされます。
SEL 出力 1 USER アクティブ出力
SHIFT 出力 1 TAP コントローラの SHIFT 出力
TCK 出力 1 スキャン クロック出力。 TAP クロック ピンへのファブリック接続。
TDI 出力 1 TAP コントローラの TDI 出力
TDO 入力 1 USER ファンクションのデータ入力
TMS 出力 1 テスト モード セレクト入力。 TAP へのファブリック接続。
UPDATE 出力 1 TAP コントローラの UPDATE 出力
デザインの入力方法
インスタンシエーション 推奨
推論 不可
CORE Generator™ およびウィザード 不可
マクロのサポート 不可
使用可能な属性
属性 タイプ 値 デフォルト 説明
JTAG_CHAIN 10 進数 1、2、3、4 1 USER コマンドの値を指定します。
VHDL 記述 (インスタンシエーション)
次の 2 つの文が存在しない場合は、コピーしてエンティティ宣言の前に貼り付けます。
Library UNISIM;
use UNISIM.vcomponents.all;
-- BSCANE2: Boundary-Scan User Instruction
-- 7 Series
-- Xilinx HDL Libraries Guide, version 13.1 BSCANE2_inst : BSCANE2
generic map (
DISABLE_JTAG => "FALSE", -- This attribute is unsupported. Please leave it at default.
JTAG_CHAIN => 1 -- Value for USER command. Possible values: (1,2,3 or 4).
)
port map (
CAPTURE => CAPTURE, -- 1-bit output: CAPTURE output from TAP controller.
DRCK => DRCK, -- 1-bit output: Gated TCK output. When SEL is asserted, DRCK toggles when CAPTURE or -- SHIFT are asserted.
RESET => RESET, -- 1-bit output: Reset output for TAP controller.
RUNTEST => RUNTEST, -- 1-bit output: Output asserted when TAP controller is in Run Test/Idle state.
SEL => SEL, -- 1-bit output: USER active output.
SHIFT => SHIFT, -- 1-bit output: SHIFT output from TAP controller.
TCK => TCK, -- 1-bit output: Scan Clock output. Fabric connection to TAP Clock pin.
TDI => TDI, -- 1-bit output: TDI output from TAP controller.
TMS => TMS, -- 1-bit output: Test Mode Select input. Fabric connection to TAP.
UPDATE => UPDATE, -- 1-bit output: UPDATE output from TAP controller TDO => TDO -- 1-bit input: Data input for USER function.
);
-- End of BSCANE2_inst instantiation
Verilog 記述 (インスタンシエーション)
// BSCANE2: Boundary-Scan User Instruction
// 7 Series
// Xilinx HDL Libraries Guide, version 13.1 BSCANE2 #(
.DISABLE_JTAG("FALSE"), // This attribute is unsupported. Please leave it at default.
.JTAG_CHAIN(1) // Value for USER command. Possible values: (1,2,3 or 4).
)
BSCANE2_inst (
.CAPTURE(CAPTURE), // 1-bit output: CAPTURE output from TAP controller.
.DRCK(DRCK), // 1-bit output: Gated TCK output. When SEL is asserted, DRCK toggles when CAPTURE or // SHIFT are asserted.
.RESET(RESET), // 1-bit output: Reset output for TAP controller.
.RUNTEST(RUNTEST), // 1-bit output: Output asserted when TAP controller is in Run Test/Idle state.
.SEL(SEL), // 1-bit output: USER active output.
.SHIFT(SHIFT), // 1-bit output: SHIFT output from TAP controller.
.TCK(TCK), // 1-bit output: Scan Clock output. Fabric connection to TAP Clock pin.
.TDI(TDI), // 1-bit output: TDI output from TAP controller.
.TMS(TMS), // 1-bit output: Test Mode Select input. Fabric connection to TAP.
.UPDATE(UPDATE), // 1-bit output: UPDATE output from TAP controller .TDO(TDO) // 1-bit input: Data input for USER function.
);
// End of BSCANE2_inst instantiation
詳細情報
7 シリーズ FPGA の資料 (ユーザー ガイドおよびデータシート)