ポート名 タイプ 幅 機能
DIP<7:0> 入力 8 FIFO パリティ データ入力バス
DO<63:0> 出力 64 FIFO データ出力バス
DOP<7:0> 出力 8 FIFO パリティ データ出力バス
ECCPARITY<7:0> 出力 8 メモリ エラー検出および修正用の ECC エンコーダー データ 出力。
EMPTY 出力 1 FIFO が空であることを示します。 追加の読み出しは許容され
ません。 この出力は、RDCLK に同期しています。
FULL 出力 1 FIFO がフルであることを示します。 追加の読み出しは許容さ
れません。 この出力は、WRCLK に同期しています。
INJECTDBITERR 入力 1 ECC 機能が使用されている場合はダブル ビット エラーが挿
入されます。
INJECTSBITERR 入力 1 ECC が使用される場合はシングル ビット エラーが挿入され
ます。 書き込み中にアサートされる場合は、特定のブロッ ク RAM のビット位置にシングル ビット エラーが作成されま す。 ブロック RAM の ECC ロジックでこのビット位置がリード バックされると、このエラーが修正されます。 エラーは、ビット DI[30] に作成されます。
RDCLK 入力 1 リード立ち上がりエッジ クロック入力。 立ち下がりエッジの
データ リードを作成するには、このポートの前にインバーター を付けるよう記述してください。 インバーターは、このブロッ クのプログラマブル インバーターにマップされるので、余計 なロジック リソースが消費されたりタイミング遅延が増えたり することはありません。 EN_SYN=TRUE の場合は、WRCLK と 同じ信号に接続する必要があります。
RDCOUNT<12:0> 出力 13 カウンターの出力値を読み出します。 RDCLK に同期してい ます。 最大読み出しポインター値に達すると、0 に戻ります。
RDEN 入力 1 アクティブ High の FIFO リード イネーブル。 RDEN = 1 の場
合、データが出力レジスタに読み出されます。 RDEN = 0 の場合、読み出しはディスエーブルになります。 WREN お よび RDEN は、Reset がアサートされる前の 4 クロック サイ クル間 Low に保持し、Reset サイクル間 Low のままにする 必要があります。
RDERR 出力 1 読み出しエラーが発生したことを示します。 FIFO が空の
ときに読み出しを行うと、アサートされます。 この出力は、
RDCLK に同期しています。
REGCE 入力 1 パイプライン化された同期 FIFO の出力レジスタ クロック イ
ネーブル。 EN_SYNC = TRUE および D0_REG = 1 のときのみ 使用します。RSTREG は REGCE より優先されます。
RST 入力 1 3 クロック サイクル間アクティブ Highの (FIFO ロジック) の非
同期リセット (デュアル レートの FIFO 向け)、同期リセット (同期 FIFO)
RSTREG 入力 1 出力レジスタの同期セット/リセット。 このリセットを使用するに
は、DO_REG を 1 にする必要があります。
SBITERR 出力 1 シングル ビット エラーが検出されたことを示す ECC ファ
ンクションからのステータス出力。 使用する場合は、
EN_ECC_READ を TRUE にする必要があります。
ポート名 タイプ 幅 機能
WRCLK 入力 1 ライト立ち上がりエッジ クロック入力。 立ち下がりエッジのデー
タ ライトを作成するには、このポートの前にインバーターを付 けるよう記述してください。 インバーターは、このブロックのプ ログラマブル インバーターにマップされるので、余計なロジッ ク リソースが消費されたりタイミング遅延が増えたりすることは ありません。 EN_SYN=TRUE の場合は、RDCLK と同じ信号 に接続する必要があります。
WRCOUNT<12:0> 出力 13 カウンターの出力値を書き出します。 この出力は、WRCLK に 同期しています。 最大書き込みポインター値に達すると、0 に戻ります。
WREN 入力 1 アクティブ High の FIFO ライト イネーブル。 WREN = 1 の場
合、データがメモリに書き込まれます。 WREN = 0 の場合、
書き込みはディスエーブルになります。 WREN および RDEN は、Reset がアサートされる前の 4 クロック サイクル間 Low に 保持し、Reset サイクル間 Low のままにする必要があります。
WRERR 出力 1 書き込みエラーが発生したことを示します。 FIFO がフルの
ときに書き込みを行うと、アサートされます。 この出力は、
WRCLK に同期しています。
デザインの入力方法
インスタンシエーション 可
推論 不可
CORE Generator™ およびウィザード 可
マクロのサポート 推奨
使用可能な属性
属性 タイプ 値 デフォルト 説明
ALMOST_EMPTY_
OFFSET 16 進数 13’h0000 ～ 13’h1fff 13’h0080 ALMOST_EMPTY フラグをトリガーする RAM のデータ量を指定します。
ALMOST_EMPTY_
OFFSET
16 進数 13’h0000 ～ 13’h1fff 13’h0080 ALMOST_FULL フラグをトリガーする RAM のデータ量を指定します。
DATA_WIDTH 10 進数 4、9、18、36、72 4 FIFO に必要なデータ幅を指定 デー タ幅が 72 の場合は、FIFO_MODE を "FIFO36_72" に設定する必要があ ります。
DO_REG 10 進数 1、0 1 読み出しレイテンシ (パイプライン遅延
1 つ) 追加することで clock-to-out のタ イミングを向上するように、FIFO の出力 レジスタをイネーブルします。 EN_SYN が FALSE のときは DO_REG を 1 にす る必要があります。
EN_ECC_READ ブール代数 FALSE、TRUE FALSE ECC デコーダー回路をイネーブルに します。
EN_ECC_WRITE ブール代数 FALSE、TRUE FALSE ECC エンコーダー回路をイネーブルに します。
EN_SYN ブール代数 FALSE、TRUE FALSE FALSE のときは非同期モード、TRUE の
ときは同期 (1 クロック) モードで FIFO が
使用されることを示します。
属性 タイプ 値 デフォルト 説明
FIFO_MODE 文字列 "FIFO36" 、
"FIFO36_72"
FIFO36 通常の "FIFO36" または幅広の
"FIFO36_72" モードのいずれかを選択 します。 "FIFO36_72"に設定する場合、
DATA_WIDTH 属性は 72 にする必要
があります。
ドキュメント内
ザイリンクス 7 シリーズ FPGA ライブラリ ガイド (HDL 用)
(ページ 138-141)