5Real Part of Z12

2 3 4 5 6

10

^{2 3 4 5 6}

100

²

Gate Current (mA)

Lh=0 µm Lh=0.5 µm Lh=1.0 µm Lh=1.5 µm

(b) Z₁₂の実部のゲート電流I_gの依存性

図4.26 各ゲート電極構造において算出したZパラメータ

122

8

6

4

2

0

G at e R esi st an ce ( Ω)

1.5 1.0

0.5 0.0

Au Gate Head Length (µm)

0.8

0.6

0.4

0.2

0.0

D iffe re nc e

W

_g

=100 µm (50-µ m,2-finger)

Calculated Au gate head

8

6

4

2

0

G at e R esi st an ce ( Ω)

1.5 1.0

0.5 0.0

Au Gate Head Length (µm)

0.8

0.6

0.4

0.2

0.0

D iffe re nc e

W

_g

=100 µm (50-µ m,2-finger)

W

_g

=100 µm (50-µ m,2-finger)

Calculated Au gate head Calculated Au gate head

図4.27 Cold FET法で抽出されたゲート抵抗R_g ゲート電極上Auの配線抵抗との比較

図4.26に、算出した各々のゲート電極上極太Auを有するデバイスのZ₁₁およびZ₁₂の実 部を示す。(4.10)～(4.13)式は、高いゲート電流領域以外は、実測値に良く一致してい る。L_h=0.5～1.5μmのゲート電極上極太Auを有するデバイスのZ₁₁の実部は、広いゲート 電流範囲に渡ってゲート電流I_gの逆数に線形に依存しているが、極太Auプロセスを行っ ていないL_h=0μmでは、約40mAのゲート電流で最小値を取っている。この特性は(4.10)式 では説明することはできない。ゲート抵抗の高ゲート電流領域でのショットキ接合ゲー トの非線形性に起因するものである。ゲート電極上極太Auがない場合には、比較的低い ゲート電流において、高抵抗のWSiN電極部分に電界が集中して非線形性が現れる。また、

同様に、高いゲート電流領域では式(4.11)式とは異なり、Z₁₂の実部も増加している。こ れは、主にオーミック抵抗の非線形性の影響である。L_h=0μmにおいては、上記のゲート 抵抗の非線形性も重なり、L_h=0.5-1.5μmよりも比較的低いゲート電流領域から非線形が 生じている。そこで、フィッティングは、ゲート電流が5～40mAの範囲内で実行した。ま た、エネルギ10keVでSi注入されたチャネル層のシート抵抗は、 Hall測定から約3000Ω と評価されたので、R_chの初期値は3Ωとした。

各々のT形ゲート構造において、Cold FET法でフィッティングして算出したゲート抵 抗R_gの値を図4.27に示す。4.4.2でSEM写真の断面積から計算されたゲート電極上Auの配 線抵抗と比較している。ゲート電極上極太Auを有するデバイスのゲート抵抗値は1Ω以下 と劇的に低く、極太AuのないL_h=0μmと比較して1/5以下である。ゲート電極上極太Auの 幅L_h=0、0.5、1.0、および1.5μmにおけるゲート抵抗値は、それぞれ5.92、1.02、0.88、

および0.90Ωであった。ゲート抵抗と同時にソース抵抗R_sもフィッティングで抽出した。

ソース抵抗は、どのT形ゲート電極構造でもほとんど同一であり、偏差は±3%以内であっ

123

た。Cold FET法から見積られたゲート抵抗R_gは、ゲート電極上Auの配線抵抗よりも0.5～

0.6Ω高い値となっている。

付録Cにあるように、垂直方向のゲート抵抗を考慮にいれた分配型ゲート抵抗は、解 析的に次のように導出することができる。

go go

g G

R R 1

3 +

= (4.14)

ここで、R_goはゲート電極上Auの配線抵抗、G_goはゲート電極の垂直方向の配線コンダクタ ンス、すなわち、WSiNゲート電極の上下方向のコンダクタンスである。(4.14)式から、

ゲート抵抗は、配線抵抗R_goの1/3と配線コンダクタンス1/G_goが直列接続した場合の抵抗 となる。

ゲート電極面積が0.1x100μm²、WSiNゲートの高さが0.25μmであるとき、垂直方向 のWSiNゲート抵抗1/G_goは、0.15Ωと計算される。この垂直方向のゲート抵抗値は非常に 小さいように思われる。図4.27における、Cold FET法から見積られたゲート抵抗R_gとゲ ート電極上Auの配線抵抗との差が、すべて垂直方向のWSiNゲート抵抗の影響であるとす ると、これは解析的に見積られる垂直方向のWSiNゲート抵抗1/G_goの3～4倍になってしま う。このゲート抵抗R_gとゲート電極上Auの配線抵抗との値の差は、主にゲート電極上Au とWSiNゲートの接点抵抗であると考えられる。

124

4.5 極太Auを有するT型ゲートデバイスの特性 4.5.1 DC、RF特性

図4.28に、ゲート長0.11μm、ゲート幅100μmのデバイスの典型的なドレインI-V特 性を示す。印加している最大のゲート電圧は1.0Vであり、電圧ステップは0.2Vである。

ピンチオフ特性は非常に良好である。閾値電圧は-0.3Vであり、低消費電力用MMICへの応 用に適している。相互コンダクタンスの最大値g_mmaxは580mS/mmであった。

50 40 30 20 10 0

Drain Current (mA)

3.0 2.5

2.0 1.5

1.0 0.5

0.0

Drain Voltage (V) 50

40 30 20 10 0

Drain Current (mA)

3.0 2.5

2.0 1.5

1.0 0.5

0.0

Drain Voltage (V)

図4.28 ゲート長0.11μm、ゲート幅100μmのデバイスにおける典型的なドレインI-V特性。

印加されているゲート電圧は最大値1.0V、電圧ステップは0.2Vである。

Sパラメータは、HP8510Bネットワークアナライザを使用して、0.5～50GHzの周波数 範囲で測定した。電流利得遮断周波数f_Tは、電流利得H₂₁の周波数依存性を、10GHz附近に おいて-6 dB/octで外挿して決定した。外挿で得られたf_Tの値は、±0.1GHz以内の再現性 が得られている。図4.29に電流利得遮断周波数f_T、および周波数10GHzにおける最大安定 利得MSGのゲート電極上Au幅L_h依存性を示す。これらの値は3インチGaAsウエハ面内に作 製したデバイス21個の平均値である。21個の各デバイスは、ウエハ面内で11.5mmおきに 等間隔に配置されている。印加バイアスは、ドレイン電圧1.5V、ゲート電圧0.55Vである。

図に見られるように、f_TはL_hの増加に対し、単調に減少している。L_h=0μmのデバイスは 123GHzであるが、L_h=1.5μmとAuが極太のデバイスは89GHzであった。また、L_hが増加する にしたがい、10GHzにおけるMSGも単調に減少している。L_h=0μmのデバイスは16.9dBであ るが、L_h=1.5μmとAuが極太のデバイスは13.6dBであった。したがって、ゲート電極上極 太Auのないデバイスは、f_Tおよび10GHzにおけるMSGともに高く、デジタル集積回路に適 していると考えられる。

ゲート電極上極太Auによって増加した寄生容量を見積もるために、ゲート・ド レイン間容量を抽出した。ゲート・ドレイン間容量C_gdのゲート電極上極太Au幅L_h依存性 を図4.30に示す。C_{gd_meas}は測定したゲート・ドレイン間容量である。ネットワークアナラ イザを用いて10GHz附近で測定したSパラメータを、Yパラメータに変換し、測定デバイス パターンのパッド容量を差し引いた後、以下の式からC_{gd_meas}を見積もった。

125

( )

^Y₁₂

Im

C_gd = − . (4.15)

通常、C_{gd_meas}は、市販の等価回路パラメータ抽出ソフトを用いて実験的に抽出したも

のとよく一致する。また、ゲート幅W_gが100μm程度と広い場合には、C_gdの絶対値も比較 的大きな値となり、他の寄生容量の影響を受けずに、正確に抽出することができる。図 4.30において、C_{gd_meas}はウエハ面内21個のデバイスの平均値であり、エラーバーはその標 準偏差である。標準偏差は非常に僅かであり、ゲート電極上極太Auのウエハ面内での製 作上のミスアライメントは、デバイス特性に大きな影響を与えていないと考えられる。

C_{g_cal}は、電磁界シミュレータを使用して計算したゲート寄生容量である[50]。これはデ

バイス内部の容量ではなく、ゲート電極とドレイン電極の間の電極容量である。ここで、

ドレイン電極はオーム接触電極、第1層配線、および第2層配線で構成される。電磁界シ ミュレータの計算においては、GaAs、SiO₂、およびポリイミドの誘電率は、それぞれ12.6、

3.0、および3.5と仮定した。また、C_{g_no}はWSiNゲート電極だけでゲート電極上Auのない ゲート寄生容量の計算結果であり、0.3μm厚さのAuさえも無い場合の寄生容量である。

したがって、C_{g_no}とC_{g_cal}の差は、ゲート電極上Auとドレイン電極との間で生じる寄生容 量を表している。さらに、C_{g_cal}とC_{gd_meas}の差は、ゲート電極上Auとイオン注入で形成され たチャネル層との間で生じる寄生容量と、デバイスの真性容量との和を表している。

C_{gd_meas}はゲート電極上Auの幅L_hに比例して単調に増加する。1μmのAuの幅L_h当り

13.5fF増加している。ゲート電極上Auの幅が広くなるに従い、f_TとMSGが単調に減少して しまうのは、主にゲート電極上Auに起因する寄生容量が原因である。

140

120

100

80

60

40

C utoff Fre que nc y (G H z)

1.5 1.0

0.5 0.0

Au Gate Head Length L

_h

(µm) 18

17

16

15

14

13

M a xi mu m S ta bl e G ai n a t 10 G H z ( dB )

V_g=0.55 V, V_d=1.5V

f

_T

MSG

123 GHz

89 GHz

13.6 dB 16.9 dB

140

120

100

80

60

40

C utoff Fre que nc y (G H z)

140

120

100

80

60

40

C utoff Fre que nc y (G H z)

1.5 1.0

0.5 0.0

Au Gate Head Length L

_h

(µm) 1.5 1.0

0.5 0.0

Au Gate Head Length L

_h

(µm) 18

17

16

15

14

13

M a xi mu m S ta bl e G ai n a t 10 G H z ( dB )

V_g=0.55 V, V_d=1.5V

f

_T

MSG

123 GHz 123 GHz

89 GHz 89 GHz

13.6 dB 13.6 dB 16.9 dB

16.9 dB

図4.29 電流利得遮断周波数f_Tと10GHzにおける最大安定利得MSGの ゲート電極上極太Au幅依存性。ドレイン電圧は1.5V、ゲート電圧は0.55V。

126

50 40 30 20 10 0

Gate C apac itanc e (f F)

2.0 1.5

1.0 0.5

0.0

Gate Head Length L

_h

(µm)

V_ds=1.5V, V_gs=0.55V W_g=100µm

C

_{gd_meas}

C

_{g_cal}

C

_{g_no}

50

40 30 20 10 0

Gate C apac itanc e (f F)

2.0 1.5

1.0 0.5

0.0

Gate Head Length L

_h

(µm) 2.0 1.5

1.0 0.5

0.0

Gate Head Length L

_h

(µm)

V_ds=1.5V, V_gs=0.55V W_g=100µm

C

_{gd_meas}

C

_{gd_meas}

C

_{g_cal}

C

_{g_cal}

C

_{g_no}

C

_{g_no}

図4.30 ゲート容量のゲート電極上極太Au幅依存性。C_{gd_meas}は測定されたゲート・ドレイ ン間容量。C_{g_cal}は電磁界シミュレーションを使用して計算したゲート・ドレイン間容量。

C_{g_no}はゲート電極上Auの全く無いデバイスおけるC_{g_cal}。 4.5.2 雑音特性

雑音指数の測定は、周波数範囲1～26GHzで、HP8510Bネットワークアナライザと自動 化されたCascade雑音パラメータ試験システムを使用して、オンウエハで実行した。この 測定システムを用いて、スムージングして得られた最小雑音指数は、周波数26GHzにおい ても、誤差±0.06dB以内の再現性が確認されている。測定デバイスの表面は、SiO₂およ びポリイミドでパッシベーションされている。

図4.31(a)と(b)に、ゲート電極上Au幅L_hの異なるデバイスにおいて測定された、

26GHzにおける最小雑音指数NF_minと付随利得G_aのソース・ドレイン電流の依存性を示す。

ドレイン電圧は1.5Vに固定している。どのゲート電極構造においても、約150mA/mmのソ ース・ドレイン電流で、最も低い最小雑音指数NF_minが得られた。ゲート電極上極太Auの ないデバイス、L_h=0μmにおいては、最小雑音指数NF_minの最小値1.32dB、そのときの付随 利得Gaとして8.0dBが得られた。ゲート電極上極太Auで発生するゲート寄生容量とゲート 抵抗の低減との間のトレードオフの結果、極太Auの幅L_h=1.0μmの場合に、最小雑音指数 NF_minの最小値0.78dB、そのときの付随利得G_aとして8.7dBが得られた。図4.28に示したよ うに、極太Auの幅L_hの増加にともなって、MSGは単調減少していたが、付随利得G_aは極太 Auの幅L_h=0.5μmの場合に最大となった。ゲート電極上極太Auによって生じるゲート寄生 容量増加、ゲート抵抗低減の影響で、雑音整合と利得整合とが生じる入力インピーダン ス値が近付くためである。図4.29 (c)に、等価雑音抵抗R_nのソース・ドレイン電流の依 存性を示す。ゲート電極上に極太Auを採用することで、等価雑音抵抗R_nは8Ω以下まで減 少している。

図4.32は、ゲート電極上極太Auの幅L_h=1.0μmで、最小雑音指数NF_minの最小値

ドキュメント内 WSiN ゲート GaAs-FET の設計・製造と そのミリ波 MMIC 応用に関する研究 (ページ 128-142)