第 4 章 FOXSI 試作検出器の開発と性能評価 19
4.5 読み出しのパラメータの最適化実験
DSSD の性能を最大限に引き出すためには、ASIC パラメータの最適化が欠かせない。そこで 本実験では FOXSI が5 keV から 15 keV での観測をおこなうことを念頭において ASIC パラ メータを最適化し、FOXSI で達成可能な性能を検証した。以下に本実験におけるパラメータ設 定の方針を示す。
5 keVから 15 keVの帯域で検出器のエネルギー分解能が最もよくなるようにする。
エネルギーしきい値をできるだけ低く設定する。
図4.10に調整可能な ASICパラメータを示す。パラメータの最適化にあたっては、CSA、fast shaper、slow shaper、ADCの順に調整する。
ASIC 内部の、各段階での出力波形を直接オシロスコープなどで確認することはできない。そ こで本実験ではASIC からAD 変換されて出てきた slow shaper 出力の ADC 値を参照しなが ら実験をおこなう。fast shaperでトリガーがかかったときのslow shaperのサンプルホールドの タイミングをずらしながら測定することで、slow shaperの出力波形を得ることができる。図4.9 はslow shaperのhold timeを0µs から10 µs まで 0.2µs 刻みで変化させながら測定して得た 出力波形である。横軸にhold timeを、縦軸にスペクトルを二次元ヒストグラムとして表示して いる。測定には57Co を用いており、ADC値の 100チャンネル付近に 14.4 keVピークのパル スが見える。
図4.9: （左）トリガーとサンプルホールドのタイミング。（右）hold delayをずらしながら取得 したslow shaper の出力波形。横軸に hold delay、縦軸に hold delay を変化させて取得したス ペクトルをつめている。
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図4.10: 調整をおこなう ASICパラメータを赤字で示す。
4.5.1 CSA
CSA では検出器からの電荷信号の増幅を行い、数mVから数十mVの波高値をもつパルスを 出力する。CSA では以下の二種類のパラメータを調整した。
prebias, prebiashp
prebias はCSA の初段のFETに流す電流を決めるパラメータである。prebiasパラメータに よってバイアス電流を 27.5 ∼ 72.5 µA の間で設定できる。prebiashp のビットを1にすると、
バイアス電流値が400µA増加する。大きなバイアス電流を流すと、ASIC の消費電力が増える かわりに、ノイズ性能がよくなる。本実験では放射線源をもちいてそれぞれのprebiasの値で測 定を行い、得られたスペクトルのペデスタルの FWHM を求めた。ペデスタルのピークの幅は
ASICの入力における電気ノイズを表している。図4.11にprebiasによって設定したバイアス電 流の値と、ペデスタルの FWHM の関係を示した。バイアス電流の増加とともに FWHM が小 さくなり、ノイズ性能の向上が見られる。prebiashp 1 のとき（バイアス電流が400 µA以上の とき）ノイズ性能はほぼ一定になる。
図 4.11: prebias値とエネルギー分解能の関係
ifp
ifpはCSAのフィードバック抵抗を調整するパラメータである。プリアンプ部のフィードバッ
ク抵抗はMOS-FETで構成されている。ゲート電圧を調整することにより、ドレイン–ソース間
の抵抗が変化することを利用し、抵抗値が可変となっている。Ifp を小さくするとプリアンプの フィードバック抵抗の値は小さくなり、プリアンプあるいはslow shaperの出力波形の減衰時定 数は速くなる[22]。図4.12に、いくつかの ifpの値での、ASIC出力を示す。
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図 4.12: ifpを変えて測定したslow shaper出力波形
4.5.2 fast shaper
fast shaper は0.6µs ∼1.2µs 程度の短い時定数で波形整形をおこない、その出力波形が外部 から与えた Vth を超えると、トリガーを生成する。トリガー信号は SpaceWire の UserFPGA に送られ、hold delayぶんの時間経過したのち、ASICにむけてslow shaperの出力がサンプル ホールドされる。ここではVthの値の設定と、hold delayの設定を行う。
Vth
Vth は TA 部 fast shaper の出力波高値に対するトリガースレッショルドであり、調整にあ たってはノイズをトリガーしない範囲でできるだけ低く設定することが望ましい。Vthをあまり 低く設定するとペデスタルの信号に対してトリガーを出してしまい、デッドタイムの増加につな がる。反対にあまり高い値に設定すると低エネルギーの入射光子にたいしてトリガーを生成でき なくなる。
数 keV程度の低エネルギーからの観測を目指す場合には TA部のエネルギー分解能が光子の 検出効率に大きな影響をおよぼす。そこで本実験では、分解能のよいp side でトリガーを生成す ることとし、トリガー生成後両サイドから同時にデータを読み出す。また、0.6µs/1.2µsを選択 できるfast shaper の整形時定数を 1.2µs に設定し、TA部の分解能向上を図る。
Vth の適切な値を探すために、鉄の 5.9 keVのラインのカウントレートの Vth依存性を調べ た。ここで注意すべき点は、Vth を変えると TA トリガーのタイミングが変わり、したがって slow shaperのサンプルホールドのタイミングが変化することである。図4.13に、異なるvthで 取得した slow shaper 出力パルスを示す。Vth が大きいときは TA でトリガーが生成するまで に時間がかかるため(典型的には fast shaper のshaping time :∼1µs)、UserFPGA がASICに hold信号を送るタイミングが遅れる様子が読み取れる。以後の Vth の調整にあたっては、Vth の設定に応じて5.9 keV のパルスのピークをholdするように hold delayを調整した。
図4.13: Vth を変化させて取得した p side のあるチャンネルの slow shaper 出力パルス。55Fe を用い、–20 、バイアス300 V で測定した。
図4.14に、Vthの値を変えて測定したときの、全カウント数および鉄線源によるカウント数を 示す。この結果から、Vth 5以下ではペデスタルの信号を多くトリガーしており、デッドタイム が大きいため鉄のカウントレートが低い。また、Vth 20以上では鉄のシグナルに対してトリガー が出ない場合が多くなり、やはりカウントレートが減少する。そこでこの場合、ペデスタル信号 をトリガーしない範囲でできるだけVthを低くするために、Vthを10程度に設定すればよい。
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図4.14: 55FeをあてながらVthを変化させて測定したカウントレート。（左）デッドタイム補正 前 （右）デッドタイム補正後。55Fe のカウントレートは、 ( 5.9 keV のラインのピーク位置 – ペデスタルの 5σ) 以上の信号をカウントして求めた。
4.5.3 slow shaper
slow shaper は2µs から4 µs程度の時定数で CSAの出力波形を整形する。fast shaper から のトリガー信号を UserFPGA が受け取ると、一定の時間経過したのち、ASIC にむけてサンプ ルホールドの信号を送る。その時点での slow shaper 出力の波高値がサンプルホールドされる。
ここではslow shaper のパラメータであるifss を調整するとともに、slow shaper 出力パルスの ピークをサンプルホールドするようにhold delayを調整する。
ifss
ifss は slow shaperのフィードバック抵抗を調整するパラメータであり、整形時定数とゲイン の双方に影響をおよぼす。図4.15に ifss を変えて取得したslow shaper の出力波形を示す。ifss を大きくするとゲインが大きくなり、エネルギー分解能もよくなる。よって、ifss は最大に設定 した。slow shaperの波形からピークをホールドする hold delayを求め、整形時定数を計算する と3 µsから 4 µsとなる。
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図4.15: ifss を変えて測定したslow shaper出力波形
4.5.4 ADC
slow shaperの波高値はサンプルホールド回路で保持され、その後Wilkinson型のADCによっ て1チップ 64 チャンネルで同時にAD 変換がなされる。サンプルホールドされたslow shaper 出力とランプ電圧が一つのコンパレータに入力しており、AD変換が始まるとランプ電圧が上昇 しはじめ、さらに10 bit のタイマーがカウントを始める。ランプ電圧がサンプルホールドの波 高値を超えるまでにかかった時間に、レジスタで設定したDigital delay の時間を足した時間を タイマーで計測し、これをADC値として出力する。また、タイマーが 32 番目に計測を終えた チャンネルの ADC値をコモンモードノイズとして出力する。
ASIC のそれぞれのチャンネルの応答は完全に同じではなく、チャンネルごとに微妙なばらつ きが存在し、検出器からASICへ信号入力がない場合の電位のゼロ点もチャンネルによって異な る。図4.16左は 57Coをもちいて測定した際の、全4 chip のASICの各チャンネルのスペクト ルを二次元ヒストグラムにつめたものである。130 ch 付近にペデスタルのピークが現れている が、チャンネルごとにADC値にして 10 chほどずれていることが分かる。ランプ電圧がサンプ ルホールド値を超えるまでの時間のみを測定してADC値として出力する場合、それぞれのチャ ンネルの ADC値には、各チャンネルのペデスタル位置のオフセットがのる。そのため、ASIC が出力するコモンモードノイズはこのオフセットの寄与をうけてしまうため、必ずしも最適な値 を出力しているわけではない。ASICの全チャンネルを読み出している場合は、取得したデータ からチャンネルごとのペデスタルピーク位置の違いを考慮に入れてコモンモードノイズを計算し なおすことができる。ところが現実の宇宙観測においては、飛翔体と地上間の通信のテレメトリ 制限から、転送するデータ量をできる限り小さくする必要がある。そのため実際には全チャンネ ルのデータを転送することはせず、イベントごとにADC値の高いチャンネルとその付近のチャ ンネルのデータを得ることになる。このような場合にはコモンモードをオフラインで計算するこ とができないため、ASIC が出力するコモンモードノイズ値を採用することになる。
そこでここでは、ASIC がより適当なコモンモードノイズを出力するように、実験をおこなっ た。あらかじめペデスタルのピーク位置が分かっていれば、チャンネルごとに Digital delayを 設定してタイマーのカウントにオフセットをのせることで、チャンネルごとの入力電位の違いの オフセットを打ち消すことができる。Degital delayは各チャンネルに6ビットのレジスタが割り 当てられており、ADC値にして 64 チャンネル以内の範囲でオフセットを調整することができ る。図4.16右に、ASIC チップごとにDegital delay を調整して測定した結果を示す。ペデスタ ル位置を補正する前後で、ASICが出力するコモンモードノイズがどのくらい変化したかを調べ