2.6.1. まとめ
第2部では3進数を用いたDA変換器と逐次比較近似AD変換器について検討を行った。
従来手法の2進数と比較し、3進数は1ビットあたりの情報量が多い。DA変換器の段数を 7 段とした場合、2 進数は0~127の 128 パターンしか出力できないが、3 進数の場合は
−1093~1093の 2187パターンを出力可能である。そのため、2進数で n段必要な回路は、
2進数では2𝑛
3𝑛段で済ませることができる。
このことから3進数を用いることによってDA変換器及び逐次比較近似AD変換器の回 路規模縮小の可能性を十分に見込むことができる。
2.6.2. 今後の課題
第2部では3進数DA変換器の構成及び3進数逐次比較近似AD変換器の動作について 検討を行った。しかしこの3 進数逐次比較近似 AD変換器を実現するためには、この動作 を再現することのできるSARロジックの開発が必要不可欠である。今後は SARロジック の開発についての研究を行っていく。
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参考文献
[2-1] JEITA ICガイドブック編集委員会(編著):ICガイドブック，産業タイムズ社 (2006 年).
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第 3 部 ADC テスト技術
第1章 序論
3.1.1. 研究背景
集積回路はムーアの法則に従い、集積度を増している。図 3-1 に示すように半導体の微 細化によりシリコンコストが減少する一方でそのテストにかかるコストが増大する傾向に ある [1－2]。そのため、現在のテスト関係の国際会議では、いかにテストコストを抑える かという話題がホットである。半導体のテストは、ウェハレベルから回路レベルまで様々な テストが行われるが、今回は回路レベルのテスト、特にアナログ/ミクスト回路テストにつ いて述べる。アナログ回路のテストは、テスト信号を入力し、テスト対象の出力と期待値の 差違を評価する。つまり技術的には、計測・測定に近い。計測技術またはテスト技術は「明 日の最先端の回路(技術)を今日の回路(技術)でテストあるいは測定をしなければならない」
というジレンマが常に存在するため、技術的に難しく独特なテクニックが生まれることが ある。
図3-1 LSI 製造業界におけるシリコンコストとテストコストの遷移 [1]
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3.1.2. 本研究の概要
現在半導体チップの微細化が進んでいるにもかかわらず、チップ 1 枚当たりのコストは 低下している。そのためテストコストも削減する必要があり、テスト時間の短縮はテストコ スト削減につながる。AD変換器のテストにおいて微分非直線性誤差や積分非直線性誤差の 評価は必要不可欠であり、それらを求めるためには図 1-4 のようなランプ波を入力したグ ラフが個別に必要である。
そこで本研究では、ランプ波を入力し図1-4を得る時間を短縮するため、直流解析でなく 高速フーリエ変換(FFT：Fast Fourier Transform)で、図1-4を求める手法について検討す る。
3.1.3. 第 3 部の構成
第3部の構成は次のようになっている。第1章で第3部の概要を述べ、次に第2章で余 弦関数のべき乗公式について、第3章で余弦関数のべき乗公式とFFTの関係性について説 明を行う。第4章でFFTから近似曲線が推定可能であることを示し、第5章で成果をまと める。
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