第 5 章 整数論を用いた逐次比較近似 AD 変換器設計
1.5.4. 抵抗ネットワークによる黄金比 DA 変換器
フィボナッチ型逐次比較近似 AD 変換器を実現するためには、フィボナッチ重みを発生 させることのできるDA変換器の開発が必要不可欠である。そこでこの節では、フィボナッ チ重みを出力可能なDA変換器の構成について説明する。
2進数重みを出力可能なR-2R抵抗ラダー回路の2R[Ω]をR[Ω]へ変更した回路を図1-22 に示す。図1-22で上の各ノードから右を見ると、フィボナッチ数列の比率で抵抗値が決 定されていることがわかる。このことから各ノードで電流がフィボナッチ数列の比率(黄金 比)に分割されることがわかる。この回路をR-R抵抗ラダー回路と呼ぶ。
図 1-22 R-R抵抗ラダー回路
R-R抵抗ラダー回路の原理を図1-23に示す。分流の法則により、各ノードで電流が分割さ れる動作が、フィボナッチ数列が作られていく動作と対応するためである。
図 1-23 R-R抵抗ラダー回路の原理
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図1-24のように、抵抗の付け方を変更すれば電流・電圧両方の疑似的な黄金比分割を 実現することにも利用できる。また集積回路では絶対精度に比べ比精度が高いため、疑似 的な黄金比を回路中に実現できると考えられる。
図 1-24 R-R抵抗ラダー回路による電流・電圧の黄金分割の実現
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A． R終端R-RラダーDAC構成（フィボナッチ数列奇数項重み）[1-18]
フィボナッチ数列の奇数項重みを発生可能な回路構成を図1-25に、その動作例を図1-26 に示す。
図1-26の上段の回路では、各抵抗R にフィボナッチ数に重み付けされた電流が流れてい ることがわかる。また、各ノードからGNDにフィボナッチ数の奇数項に重み付けされた電 流が流れている。 すなわち、各ノードにフィボナッチ数の奇数項に重み付けされた電圧が 生成されている。また、図1-26よりONにするスイッチを１つずつVoutt側にずらしていくと、
出力電圧Vout にフィボナッチ数の奇数項に重み付けされた電圧が生じる。電流は各ノード でフィボナッチ数( Fx )に基づいて分割される。n点ノードを持つ抵抗ラダー回路を考えた 場合、各ノードで分割される電流量の一般化を行う。各ノードから右側を見たときの合成抵 抗は、次のようになる。
(1 1) R , (2
3) R , (5
8) R , (13
21) R , … , (F2(n−m)+1
F2(n−m) ) R , … , (F2n+1
F2n ) 𝑅 (1-28) フィボナッチ数に基づいた抵抗比が出現する。左端のノードから電流を流した時のノード 毎の電流分割は次のようになる。
(F2(n−1)
F2n ) I , … , (F2(n−m)
F2n ) I , … (21
F2n) I , ( 8
F2n) I , ( 3
F2n) I , ( 1
F2n) I (1-29) GND側へ流れる電流は、次のようになる。
(F2(n−1)+1
F2n ) I , … , (F2(n−m)+1
F2n ) I , … , (13
F2n) I , ( 5
F2n) I , ( 2
F2n) I , ( 1
F2n) I (1-30)
図1-25 R終端R-R抵抗ラダーDA変換器構成
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図1-26 R終端R-R抵抗ラダーDA変換器の動作例
上式の抵抗比率より、ノード毎に電流をGND側にF2n+1、次段側にF2nと分割することが確 認できる。これらを考慮してm-node目(右端を1-node)の電圧V(m)の一般化を行うと
V(m) = (F2(n−m)+1
F2n ) IR (1-31)
となる。式中の抵抗値及び電流値は任意変更でき、分子電圧だけを取り出せる。線形素子の みを用いていることから重ね合わせの理が適用でき、この構成によりフィボナッチ数列の 奇数項重みDA変換器が実現できる。
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B． R//R 終端R-R抵抗ラダーDAC構成(フィボナッチ数列偶数項重み)[1-18]
図1-25のDA変換器回路は、奇数項のフィボナッチ数のみの重み付けで出力しているた め、この回路だけではフィボナッチ重みDA変換器としての機能を果せない。そこで、フ ィボナッチ数偶数項の重み付けを出力できるDA変換器を考える。
提案回路構成を図1-27 に、その動作例を図1-28 に示す。図1-25の回路では両端が抵抗
Rで終端されているが、図1-27 では, 両端が 2つの抵抗の並列結合R//Rで終端されてい
る。R終端による分圧型からR//R並列終端による分流型へ変更することで、フィボナッチ 重みの初項電圧を奇数項から偶数項へ変更できる。次項からはR終端回路同様に、フィボ ナッチ分割に従い、フィボナッチ重みの偶数項が各ノードに発生する。また、図1-28より
ONにするスイッチを１つずつVoutt側にずらしていくと、出力電圧Vout にフィボナッチ数
の偶数項に重み付けされた電圧が生じる。ここで, R終端R-R抵抗ラダーDA変換器と同様 に、各ノードでのフィボナッチ重み電圧の一般化を行う。全体でY点のノードを持つR//R 終端R-R抵抗ラダー回路を考えると、左からx点目のノードから右側を見たときの合成抵抗 Rxは式(1-32)のようになる。
(1 2) R , (3
5) R , (8
13) R , (21
34) R … , (F2(n−m+1)
F2(n−m)+1) R, … , (F2(n+1)
F2n+1) R (1-32) 左側からm番目のノード電圧V(m) は, 次のようになる。
V(m) = (F2(n−m+1)
F2(n+1) ) IR (1-33)
図1-27の回路は重ね合わせの理により、フィボナッチ数列偶数項重みDA変換器が実現で きる。図1-25、図1-27の回路により、すべてのフィボナッチ数列重みが出力可能となった。
図1-27 提案するR//R 終端R-R抵抗ラダーDA変換器構成
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図1-28 R//R 終端R-R抵抗ラダーDA変換器の動作例
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C． R-R抵抗による電流分割則を用いたフィボナッチ数列重み加算型DAC構成[1-18]
フィボナッチ数奇数項重み電圧を出力できるDA変換器(図1-25)とフィボナッチ数偶数 項重み電圧を出力できるDA変換器(図1-27)の出力を加算することができれば、すべての フィボナッチ数重みの電圧を出力できるDA変換器を作成することができる。電圧の加算 にはオペアンプを利用する方法とキャパシタを利用する方法があるが、逐次比較近似型 AD変換器での利用を考えてキャパシタによる加算を考えた。フィボナッチ数重みDA変 換器回路を図1-29に示す。
図1-29の上段が奇数項重み電圧出力DA変換器で、下段が偶数項重み電圧出力DA変 換器となっている。この回路のLTSpiceでのシミュレーション結果を図1-30に示す。こ こでR=550Ω、C1=C2=1pF、I=2μAである。図1-30左図はスイッチを時間ごとに一つず つONにしたものだが、各スイッチがフィボナッチ数重みに対応していることがわかる。
また図1-30右図の結果より、スイッチを組み合わせであるデジタル入力に対して、1mV ずつ変化させることが出来ているため、DA変換器として機能できることもわかる。
以上より、図1-29の回路を利用すればフィボナッチ数重みのDA変換器を作成するこ とが可能だとわかる。
図1-29 フィボナッチ数重みDA変換器
図1-30 フィボナッチ数重みDA変換器シミュレーション結果
アナログ出力(mV)
デジタル入力
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D． 単電流源R-R抵抗ラダーフィボナッチ数重みDAC構成[1-19]
フィボナッチ数奇数項重み電圧を出力できるDA変換器(図1-25)と、フィボナッチ数偶数 項重み電圧を出力できるDA変換器(図1-27)から、電流源及びスイッチの数を減らすた め、一つの電流源でフィボナッチ数列重み電圧を出力できる回路を考案した(図1-31)。
図1-31の回路は一つの電流源にR終端とR//R終端のR-R抵抗ラダー回路をつなぎ、フ ィボナッチ数重みを出力できるよう抵抗値の値を合わせた回路である。上段が奇数項の出 力、下段が偶数項の出力になる。各ノードに出力されるフィボナッチ重み電圧をオペアン プやキャパシタで加算すれば、R-R抵抗ラダーフィボナッチ数重みDA変換器を作ること ができる。単電流源になり電流源のばらつきに強くなるが、常にGNDに対して電流が流 れるため消費電力が大きくなる。
図1-31 単電流源R-R抵抗ラダーフィボナッチ数重みDA変換器構成
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E． フィボナッチ重み付けDAC用のSARロジック構成
ここではフィボナッチ数列を逐次比較近似AD変換に用いた場合のSARロジックにつ いて述べる。
逐次比較近似AD変換器に冗長性を利用するとき、で補正方法(DA変換器の設計)には
（天秤の考え方で）値を加算するか加算しないかを決定する加算型DA変換器、もしく は、値を加算するか減算するかを決定する加減算型DA変換器の2パターンが存在する。
二進数やA~Dで求めた回路は加算型DA変換器にあたり、Fで述べる電流加減算型のフ ィボナッチDA変換器は加減算型DA変換器にあたる。
2進数において、加算と加減算は同様の処理で行うことができるが、フィボナッチ数列 では加算と加減算では全く別の処理を行う必要がある。仮に加算型逐次比較レジスタを適 用したとしても、図1-32左図のように適切なフィボナッチ重み付けができず、フィボナ ッチ冗長設計の補正能力を十分に発揮できなくなってしまう[2-12]。
図1-32 加算型DA変換器と加減算型DA変換器との比較電圧の違い
そのため、フィボナッチ重み付けDA変換器を制御して数列の加減算処理ができるSAR ロジックが必要となる。そこで、本項では、フィボナッチ逐次比較レジスタ実現に応用で きるフィボナッチ数の演算アルゴリズムを検討した。
まず、フィボナッチ数列の式(1-24)のような繰り上げについて、式を用いた一般化を行 う。フィボナッチ数列のN項目Fnでの繰り上げを考え、(1-33)式を用いて式変形すると
𝐹𝑛+ 𝐹𝑛 = 𝐹𝑛+ 𝐹𝑛−1+ 𝐹𝑛−2= 𝐹𝑛+1+ 𝐹𝑛−2 (1-34)
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となる。つまり、フィボナッチ数列の繰り上げ算は、繰り上げするフィボナッチ数の次項 と2つ前の項の加算で表すことができる。
続いて、フィボナッチ数列の減算処理動作を、式を用いて説明する。逐次比較近似AD 変換器では、加算はしやすいが減算はしづらい。そのため、補数演算とシフト演算を組み 合わせることでフィボナッチ同士の減算を行った[1-20]。ただ、この演算アルゴリズムで は、一度の演算時に扱える被減数が１つであるという制約が存在する。SARロジックの計 算では各ステップで1つの加減算しか行わないため、フィボナッチSARロジックに適用 できる。
上記で証明した加減算アルゴリズムを検証するため、これらを適用した逐次比較レジス タとフィボナッチ重み付け加算型DA変換器を用いた逐次比較近似AD変換器を作成した。
比較判定回数を 7-step とし、入力信号にはサンプル＆ホールド処理後の安定した信号を 0
～36Vレンジの刻み幅0.1Vで入力した。ここでは理想的な入力信号を想定し、外乱による 誤差は発生しないものとする。この条件下で、入力信号及び10進数にデコードした出力電 圧（少数点未満切り捨て）が一致するかを検証し、その結果を図1-33に示した。図1-33よ り、入力電圧の小数点以下切り捨てを行い、階段状になった出力が得られており、、導出し たアルゴリズムの有効性を示していることがわかる。さらに、入力信号に瞬時的（1step幅）
なノイズをどこか1stepに重畳し、誤判定を誘発した場合、補正有効範囲内で誤判定を補正 できるかということも検証した。図1-34、1-37の左図には、2-step目、3-step目それぞれ において誤判定があった場合の入力電圧と出力電圧を示しており、右図には理論上の補正 範囲を示している。図中の矢印は補正可能範囲で、点線は各比較電圧が有する補正可能範囲 の限界を示している。図 1-34と図 1-35 より、左図のシミュレーションで補正が確認され た範囲と、右図の理論上の補正範囲が完全に一致した。これは、理論で算出した補正範囲と シミュレーション結果の整合性が取れていることを示していると同時に、提案アルゴリズ ムが補正能力にも対応していることも示している。