2017.02.21
UG-M10LVDS 更新情報 フィードバック
日付 バージョン 変更内容
2017年2月 2017.02.21 商標を「Intel」へ変更。
2016年10月 2016.10.31 • LVDSチャネル・サポートについてのトピック内に関連情報へ
のリンクを追加
• RSKMについてのトピックを更新
• TimeQuestタイミング・アナライザを使用してLVDSレシーバ
へ入力遅延を割り当てるための手順を説明するトピックを追 加
2016年5月 2016.05.02 • MAX 10シングル電源デバイス用のトゥルーRSDSおよびエ
ミュレートされたRSDS（3つのレジスタ）トランスミッタの サポートを追加
• アプリケーションに向けてLVDSチャネルをグループ化する 場合にスキューの最小化について記載するため、トランスミ ッタおよびレシーバ・チャネルの配置に関するトピック情報
• を追加高速クロックを使用してrx_data_resetインタフェース信号 を外部で同期する必要があることを明記するために、この信 号の説明を更新
• アルテラのソフトLVDSパラメータ設定のGeneralタブを更 新
• Power Supply Modeオプションを追加
• SERDES factorパラメータの許容値を更新
Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks of Intel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.
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*Other names and brands may be claimed as the property of others.
9001:2008ISO 登録済
www.altera.com
日付 バージョン 変更内容
2015年11月 2015.11.02 • 前バージョンでは双方向フローを示していた高速LVDS回路
の図を更新し、フローをALTPLLのC1からALTERA_SOFT_
LVDSのinclockに修正。
• レシーバ向け外部PLLクロックのパラメータを決定するステ ップを更新し、 Quartus Primeコンパイル・レポートにリスト されたクロック名を明記
• アルテラのソフトLVDSパラメータ・セッティングについて のトピックを更新
• デバイス・データシートのPLLと高速I/Oの性能について のトピックへのリンクを追加
• Enable tx_data_reset portおよびEnable rx_data_reset port パラメータを使用するための条件を修正。まずUse
external PLLをオンにする必要がある
• Tx_outclock division factorおよびOutclock duty cycleパラ メータで選択可能な値を更新
• Desired transmitter outclock phase shiftパラメータの条件
• IPコアの生成、を更新 IPコアにより生成されるファイルについての トピックを削除し、Introduction to Altera IP Coresへのリンクを
• Quartus Prime追加 コンパイル・レポートからのTCCS値の取得に
ついての記述を削除。TCCS値はデバイス・データシートか ら取得できる
• MAX 10デバイスのE144パッケージ向けにLVDSプリエンフ
ァシスを有効にするガイドラインのトピックを追加
• チャネル間スキューのコントロールのガイドラインを更新
し、Fitter Reportパネルからの配線遅延量の取得についての記
• Quartus Prime述を削除 ソフトウェアを使用してIBISファイルを生成 する方法を紹介するビデオへのリンクを追加
• Quartus IIをQuartus Primeに変更
B-2 MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴 UG-M10LVDS2017.02.21
Altera Corporation MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴
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日付 バージョン 変更内容
2015年5月 2015.05.04 • 10M25デバイスのF672パッケージを削除
• 10M02デバイスのM153パッケージ下側の真のレシーバ・チ
ャネルの数を49から13へ更新
• シングル電源のMAX 10デバイスにBLVDS出力サポートを 追加。以前のシングル電源デバイスのBLVDSサポートは入
• 力のみレシーバ入力スキュー・マージンに関するトピックでRSKM の定義を更新し、コア・ノイズとI/Oのスイッチング・ノイ ズが引き起こすジッタを含める
• 外部PLLを使用するアルテラのソフトLVDS IPコアのインス タンス化（トランスミッタまたはレシーバ）に関係するトピ ックで以下を更新
• rx_readclockポート、rx_syncclockポート、tx_synclock
ポートを追加
• pll_aresetポートを削除
• 奇数と偶数のシリアライゼーション・ファクタの例を追加
• 外部PLLクロック・パラメータを取得する手順を追加
• トランスミッタとレシーバのデザインの章で類似したガ イドラインを削除。レシーバ専用およびトランスミッタ 専用のデザイン向けに更新されたガイドラインが、トラン スミッタとレシーバの両方を使用するデザインに適用で
• アルテラのソフトきる LVDS IPコアのパラメータ設定を更新
• SERDES factorパラメータで選択可能な値から「6」および
「9」を削除
• Enable pll_areset portパラメータで選択可能な値に「Off」
• を追加パラメータ名Add extra register for rx_data_align portを Register_rx_bitslip_ctrl portに更新し、オンにした場合にポ ートを事前にレジスタに格納する必要があることを記述
2014年12月 2014.12.15 • 各デバイス・パッケージのLVDSチャネル数を含むように
LVDSチャネルをリストするテーブルを更新
• MAX10デバイスがx18バンドル・モードをサポートするチャ
ネルの配置に関するトピックの情報を追加
• より詳細な情報を提供するためにチャネルのPLLの配置に関 するトピックの例を更新
• ソフトSERDESクロックに使用するPLLとPLL出力カウン
タの詳細情報を提供するMAX 10 Clocking and PLL User
Guideへのリンクを追加
UG-M10LVDS
2017.02.21 MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴 B-3
MAX 10高速LVDS I/Oユーザー・ガイドの改訂履歴 Altera Corporation
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