パラメータ 条件 許容値 説明 Clock source for
'tx_coreclock' • General,
Functional mode = TX
• Enable 'tx_
coreclock' output port = On
• Auto Selection
• Global clock
• Regional clock
• Dual-Regional clock
tx_coreclock 出力ポートを駆動するク ロック・リソースを指定します。
関連情報
• 3-6ページの トランスミッタ・モードのアルテラのソフトLVDS IPコア
• 4-7ページの レシーバ・モードのアルテラのソフトLVDS IPコア
信号名 入力/出力 幅（ビット） 説明 tx_in[]
入力 <m>
この信号はパラレル・データであり、ア ルテラのソフトLVDS IPコアがシリア ルに送信します。
入力データはtx_coreclock信号に同期 します。チャネルあたりのデータ・バス 幅は、シリアライゼーション・ファクタ
（SF）と同じです。
tx_inclock
入力 1
トランスミッタPLLのリファレンス・ク ロック入力です。
パラメータ・エディタが、データおよび リファレンス・クロック周波数に基づい て適切なPLL逓倍係数を自動的に選択 します。
tx_coreclock
出力 1
ペリフェラルではないロジックに供給 する出力クロックです。
FPGAファブリック – トランスミッタ・
インタフェース・クロック — FPGAファ ブリックで生成されたパラレル・トラン スミッタ・データは、このクロックで駆 動されます。
tx_locked
出力 1
以下のLVDS PLLステータスを提供し
ます。
• PLLが入力リファレンス・クロックに
ロックされている際にHighを保つ
• PLLがロックに失敗すると、Lowを保
つ
tx_out[]
出力 <n>
シリアル化された<n>チャネルのLVDS データ出力信号です。
tx_out[(<n>-1)..0]はtx_in[(<J> ×
<n>)-1 ..0]からパラレル・データを駆
動します。ここで、<J>はシリアライゼ ーション・ファクタ、<n>はチャネル数 です。tx_out[0]はtx_in[(<J>-1)..0]
からデータを駆動します。tx_out[1]
は、tx_inの次の<J>ビットからデータ を駆動します。
7-8 アルテラのソフトLVDSのインタフェース信号 UG-M10LVDS2017.02.21
Altera Corporation アルテラのソフトLVDS IPコアの参考資料
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信号名 入力/出力 幅（ビット） 説明 tx_outclock
出力 1
外部リファレンス・クロックです。
このクロックの周波数は、データ・レー トと一致するようにプログラム可能で す。
表7-6: レシーバ・インタフェース信号
信号名 入力/出力 幅（ビット） 説明
rx_data_reset 入力 <n> PLLを除くすべてのチャネル向けの非
同期リセットです。
• この信号は、Use external PLLパラメ ータ設定がオンの場合に使用可能で
• す。この信号は、高速クロックを使用し 外部で同期する必要があります。
rx_in[] 入力 <n> <n>チャネルのLVDSシリアル・データ
入力信号です。
rx_in[(<n>-1)..0]はデシリアライゼー ションされており、rx_out[(<J> × <n>) -1 ..0]で駆動されます。ここで、<J>は デシリアライゼーション・ファクタ、
<n>はチャネル数です。rx_in[0]はrx_
out[(<J>-1)..0]にデータを駆動しま す。rx_in[1]は、rx_outの次の<J>ビッ トにデータを駆動します。
rx_inclock 入力 1 LVDSリファレンス入力クロックです。
パラメータ・エディタが、データ・レー トおよびリファレンス・クロック周波数 の選択に基づいて適切なPLL逓倍係数 を自動的に選択します。
rx_coreclk 入力 <n> LVDSリファレンス入力クロックです。
• ペリフェラル以外のクロックをPLL から置き換える
• 各チャネル向けに1クロック
UG-M10LVDS
2017.02.21 アルテラのソフトLVDSのインタフェース信号 7-9
アルテラのソフトLVDS IPコアの参考資料 Altera Corporation フィードバック
信号名 入力/出力 幅（ビット） 説明
rx_locked 出力 1 以下のLVDS PLLステータスを提供し
ます。
• PLLが入力リファレンス・クロックに
ロックされている際にHighを保つ
• PLLがロックに失敗すると、Lowを保
つ
rx_out 出力 <m> レシーバのパラレル・データ出力です。
チャネルあたりのデータ・バス幅は、デ シリアライゼーション・ファクタ（DF）
と同じです。
rx_outclock 出力 1 レシーバPLLからのパラレル出力クロ
ックです。
• この信号は、Use external PLLパラメ ータ設定がオンの場合には使用でき
• FPGAない ファブリック – レシーバ・イン
タフェース間のクロックは、ALTPLL パラメータ・エディタでインスタン ス化されるPLLにより駆動される必 要がある
rx_data_align 入力 1 バイト・アライメント回路を制御しま
す。
この信号をレジスタに格納する際に、
rx_outclock信号を使用できます。
rx_data_align_reset 入力 1 バイト・アライメント回路をリセットし
ます。
以下の場合にrx_data_align_reset入 力信号を使用します。
• デバイス動作中にPLLをリセットす る必要がある
• ワード・アライメントを回復する必 要がある
rx_channel_data_align 入力 <n> バイト・アライメント回路を制御しま
す。
7-10 アルテラのソフトLVDSのインタフェース信号 UG-M10LVDS2017.02.21
Altera Corporation アルテラのソフトLVDS IPコアの参考資料
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信号名 入力/出力 幅（ビット） 説明
rx_cda_reset 入力 <n> データ・リアライメント回路の非同期リ
セットです。この信号は、データ・リア ライメント・ブロックをリセットしま す。
このリセットの最小パルス幅要件は、パ ラレル・クロックで1サイクルです。
UG-M10LVDS
2017.02.21 アルテラのソフトLVDSのインタフェース信号 7-11
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