Quartus Primeソフトウェアで、アルテラのソフトLVDSIPコアを使用して高速レシーバ・インタ
フェースをデザインすることができます。このIPコアは、高速I/Oインタフェースを作成する ために MAX 10デバイス内のリソースを最も有効に活用します。
• デザイン要件に応じてデシリアライザをカスタマイズするためにアルテラのソフトLVDSパ ラメータ・エディタを使用可能
• アルテラのソフトLVDS IP コアは、高速デシリアライザをコア・ファブリックに実装する 関連情報
• 7-1ページの アルテラのソフトLVDS のパラメータ設定
• Introduction to Intel FPGA IP Cores
パラメーター化、アップグレード、IP コアのシミュレーションを含むすべてのIntelFPGA IP コアに関する基本的な情報を提供します。
• Creating Version-Independent IP and Qsys Simulation Scripts
ソフトウェアあるいはIP のバージョンのアップグレードのためのマニュアルでの更新を必 要としないシミュレーション・スクリプトの作成について詳しい情報を提供します。
• Project Management Best Practices
プロジェクトとIP ファイルの効果的な管理および移植性のためのガイドラインを提供しま す。
アルテラのソフト LVDS IPコアでのPLLソースの選択
アルテラのソフトLVDS IPコアを、内部PLLまたは外部PLLと併せてインスタンス化すること により、LVDSインタフェース・コンポーネントを作成できます。
内部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化
アルテラのソフトLVDS IPコアを、SERDESコンポーネントを構築し、PLLを内部にインスタン ス化するように設定できます。
• この手法を使用するには、PLL SettingsタブのUse external PLLオプションをオフにする
• アルテラのソフトLVDS IPコアは、PLLをLVDSブロックに統合する
• この手法の欠点は、このPLLをこのLVDSインタフェース向けにしか使用できないこと
UG-M10LVDS
2017.02.21 LVDSレシーバ用FPGAデザインの実装 4-7
MAX 10 LVDSレシーバのデザイン Altera Corporation
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外部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化
アルテラのソフトLVDS IPコアは、SERDESコンポーネントだけを構築し、外部PLLソースを使 用するように設定可能です。
• この手法を使用するには、PLL SettingsタブのUse external PLLオプションをオンにする
• 通知が表示されるパネルにリストされているとおりに入力ポートに必要なクロック設定を行
• ALTPLL IPう コアを使用して、独自のクロック・ソースを作成できる
• PLLの使用方法をコアの他の機能とあわせて最適化するためにこの手法を使用する
関連情報
• MAX 10 Clocking and PLL User Guide
PLLおよびPLL出力カウンタに関する詳細情報を提供します。
• MAX 10 Clocking and PLL User Guide
PLLおよびPLL出力カウンタに関する詳細情報を提供します。
ガイドライン：外部PLLを使用するLVDS RXインタフェース
Use External PLLオプションを用いるアルテラのソフトLVDSIPコアをインスタンス化すること
ができます。外部PLLを使用することにより、PLL設定を制御できます。たとえば、多様なデー タ・レートと動的な位相シフトをサポートするために、PLLを動的にリコンフィギュレーション できます。このオプションを用いるためには、ALTPLLIPコアをインスタンス化して、さまざま なクロック信号を生成する必要があります。
アルテラのソフトLVDSのレシーバ向けにUse External PLLオプションをオンにした場合、
ALTPLLIPコアからの以下の信号が必要になります。
• アルテラのソフトLVDSレシーバのrx_inclockポートへのシリアル・クロッ入力
• レシーバのFPGAファブリック・ロジックのクロッキングに使用したパラレル・クロック
• アルテラのソフトLVDS PLLリセット・ポート向けlocked信号 関連情報MAX 10 Clocking and PLL User Guide
PLLおよびPLL出力カウンタに関する詳細情報を提供します。
アルテラのソフトLVDSレシーバに用いるALTPLL信号インタフェース
LVDSインタフェース・クロックを生成するために、あらゆるPLL出力クロック・ポートを選択 できます。
ALTPLLレシーバの外部PLLソースとしてアルテラのソフトLVDS IPコアを使用する場合は、ソ
ース・シンクロナス・コンペンセーション・モードを使用します。
4-8 外部PLLを使用するアルテラのソフトLVDS IPコアのインスタンス化 UG-M10LVDS2017.02.21
Altera Corporation MAX 10 LVDSレシーバのデザイン
表4-1: デシリアライゼーション・ファクタが偶数のALTPLLおよびアルテラのソフトLVDSレシーバ間 の信号インタフェースの例
ALTPLL IPコアより アルテラのソフトLVDSレシーバへ
高速クロック出力（c0）
シリアル・クロック出力（c0）は、
アルテラのソフトLVDSレシーバの
rx_inclockのみ駆動できます。
rx_inclock
低速クロック出力（c1） rx_syncclock
表4-2: デシリアライゼーション・ファクタが奇数のALTPLLおよびアルテラのソフトLVDSレシーバ間
の信号インタフェースの例
ALTPLL IPコアより アルテラのソフトLVDSレシーバへ
高速クロック出力（c0）
シリアル・クロック出力（c0）は、
アルテラのソフトLVDSレシーバの
rx_inclockのみ駆動できます。
rx_inclock
低速クロック出力（c1） rx_syncclock
PLLからの読み出しクロック（c2）出 力
rx_readclock
（RAMバッファおよび読み出しカウンタからの読み出し動作 向けクロック入力ポート）
アルテラのソフトLVDSレシーバ向けに外部PLLクロックのパラメータを決定する
ALTPLL IPコアのレシーバ向けアルテラのソフトLVDS IPコア・クロックのパラメータを決定す
るために、デザインで以下の手順を実行します。
1. 内部PLLを使用するアルテラのソフトLVDS IPコアのレシーバをインスタンス化します。
2. デザインをTimeQuestタイミング解析までコンパイルします。
3. Compilation ReportウィンドウのTable of Contentsセクションで、TimeQuest Timing Analyzer > Clocksに移動します。
4. アルテラのソフトLVDS IPコア・レシーバの内部PLLに使用されるクロック・パラメータを 書きとめておきます。
クロックのリストで、clk[0]が高速クロック、clk[1]が低速クロック、clk[2]が読み出しク ロックです。
UG-M10LVDS
2017.02.21 アルテラのソフトLVDSレシーバ向けに外部PLLクロックのパラメータを決定す
る
4-9
MAX 10 LVDSレシーバのデザイン Altera Corporation
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図 4-10: アルテラのソフトLVDSレシーバのクロック・パラメータの例
上記の手順で書きとめておいたパラメータでALTPLL出力クロックをコンフィギュレーション し、適切なアルテラのソフトLVDSクロック入力ポートにクロック出力を接続します。
アルテラのソフト LVDS IPコアの初期化
PLLは、アルテラのソフトLVDS IPコアがデータ転送向けSERDESブロックを実装する前にリフ ァレンス・クロックにロックします。
デバイスの初期化時に、PLLはリファレンス・クロックへのロックを開始し、ロックを達成する とユーザー・モード時に動作可能になります。クロックのリファレンスが安定していなければ、
PLL出力クロックの位相シフトに乱れが生じます。この位相シフトの乱れが、高速LVDSドメイ ンと低速パラレル・ドメイン間のデータ転送の不具合や破損の原因になります。
データの破損を避けるために、アルテラのソフトLVDS IPコアの初期化時に以下のステップを実 行します。
1. pll_areset信号を少なくとも10 ns以上アサートします。
2. 10 ns以上経過してから、pll_areset信号をディアサートします。
3. PLLロックが安定するまで待機します。
PLLロック・ポートがアサートし、安定すると、SERDESブロックの動作準備が整います。
高速 I/O のタイミング・バジェット
LVDS I/O規格は、データの高速伝送を可能にし、システム全体の性能向上を実現します。 高速
のシステム性能を活用するには、この高速信号のタイミングを解析する必要があります。差動ブ ロックのタイミング解析は、従来の同期タイミング解析手法とは異なります。
ソース・シンクロナス・タイミング解析は、クロック - 出力のセットアップ時間ではなく、デー タとクロック信号間のスキューに基づきます。高速差動データ伝送には、ICベンダによって提 供されるタイミング・パラメータを使用する必要があり、ボード・スキュー、ケーブル・スキュ ー、およびクロック・ジッタによる強い影響を受けます。
レシーバ入力スキュー・マージン
レシーバのデータ・パスにおける高速ソース・シンクロナス差動信号向けにRSKM、TCCS、お よびサンプリング・ウィンドウ（SW）の仕様を使用します。
関連情報
6-2ページの ガイドライン：チャネル間スキューのコントロール
4-10 アルテラのソフトLVDS IPコアの初期化 UG-M10LVDS2017.02.21
Altera Corporation MAX 10 LVDSレシーバのデザイン
RSKM の式
次の RSKM 式は、RSKM、TCCS、および SW 間の関係を示します。
図 4-11: RSKM の式
式に使用される規則は次の通りです。
• RSKM — レシーバーのクロック入力およびデータ入力サンプリング・ウィンドウ間のタイミ ングマージン、ならびにコアノイズと I/O スイッチング・ノイズが引き起こすジッター
• TUI (Time Unit Interval)— シリアルデータの時間周期
• SW — LVDS レシーバーがデータを正しくサンプリングするために、入力データが安定してい ることが必要な期間。SW はデバイス特性であり、デバイスのスピードグレードに応じて異な
• TCCS — 同じ PLL によって駆動されるチャネル間の最高速出力エッジと最低速出力エッジ間る。
のタイミングの差。TCCS 値には tCOのばらつき、クロック、およびクロックスキューが含ま れる
注意: チャネル間スキューを追加する場合は、TCCS ではなくレシーバーのチャネル間スキュー の合計 (RCCS) を考慮してください。「合計 RCCS = TCCS + ボードのチャネル間スキュー」
です。
データレートとデバイスに基づいて RSKM 値を計算し、LVDS レシーバーがデータをサンプリン グできるかどうかを判断する必要があります。
• トランスミッター・ジッターを差し引いた後の正の RSKM 値は、LVDS レシーバーがデータを 正しくサンプリングできることを示します。
• トランスミッター・ジッターを差し引いた後の負の RSKM 値は、LVDS レシーバーがデータを 正しくサンプリングできないことを示します。
UG-M10LVDS
2017.02.21 RSKM の式 4-11
MAX 10 LVDSレシーバのデザイン Altera Corporation
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